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Spoc CPU軟核（總）

Spoc CPU軟核：FPGA不僅限于普通的硬件邏輯和狀態(tài)機(jī)…添加一個(gè)軟CPU并創(chuàng)建強(qiáng)大的組合?！?Soft PrOcessor核心”-或“ SPOC”第0部分：世界你好！第1部分：主要特征第2部分：軟件（即程序員）模型第3部分：硬件接口第4部分：軟件示例/技巧?…即將推出第5部分：硬件調(diào)試器?…即將推出第6部分：硬件架構(gòu)?…即將推出
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CNC步進(jìn)電機(jī)控制（總）

如何創(chuàng)建多軸CNC銑床FPGA控制器。CNC工程該項(xiàng)目包含7個(gè)部分：第1部分：什么是CNC？第2部分：步進(jìn)控制第3部分：運(yùn)動控制器第4部分：積分器第5部分：FPGA運(yùn)動控制器第6部分：運(yùn)動公式第7部分：運(yùn)動
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CNC步進(jìn)電機(jī)控制7 -運(yùn)動機(jī)芯

軸參數(shù)每個(gè)軸有兩個(gè)參數(shù)：最大加速度最高速度例如，一個(gè)軸的最大加速度為 20mm/s2，最大速度為 50mm/s。從連續(xù)時(shí)間的運(yùn)動公式中，我們可以推導(dǎo)出比，從怠速開始，使用最大加速度，我們將在 2.5 秒后達(dá)到最大速度，并在當(dāng)時(shí)達(dá)到 62.5mm 的位置。然后使用最大減速度（-20mm/s2），我們將再移動 62.5 毫米，總共 125 毫米。單軸直線運(yùn)動假設(shè)我們想將一個(gè)軸移動一個(gè)確定的距離，而不理會其他軸。有兩種情況：短距離或長距離。在第一種情況下（短距離），我們不受最大速度的限制，而在第二種情況下（
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CNC步進(jìn)電機(jī)控制6 -運(yùn)動公式

由于FPGA運(yùn)動單元只接受加速度和時(shí)間數(shù)字，因此PC的工作是計(jì)算它們。由于我們的運(yùn)動單元具有非常簡單的架構(gòu)和可預(yù)測性，這很容易做到。一點(diǎn)點(diǎn)數(shù)學(xué)我們可以隨時(shí)計(jì)算軸的位置和速度，只需知道加速度即可。讓我們?yōu)橐粋€(gè)軸提供以下四個(gè)變量：p?是位置s?是速度a?是加速度t?是時(shí)間我們還有增量變量：Δ p 是增量位置（例如，如果位置 p 從 10 移動到 15，則 Δp?為 5）Δs?是增量速度Δa?是 delta 加速度Δt?是增量時(shí)間
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CNC步進(jìn)電機(jī)控制5 -FPGA運(yùn)動控制器

FPGA 設(shè)計(jì)以下是FPGA運(yùn)動控制器框圖（顯示三個(gè)軸）：USB-2 數(shù)據(jù)在 FIFO 中緩沖，然后進(jìn)入多路復(fù)用器。由于數(shù)據(jù)是“打包”的，因此需要解復(fù)用器將加速度數(shù)據(jù)分配到每個(gè)積分器的軸。在積分器之后，脈沖發(fā)生器確保階躍/迪爾脈沖具有正確的時(shí)序。這是集成商的心聲。generate for(i=0;?i
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CNC步進(jìn)電機(jī)控制4 -積分器

秘訣在我們的實(shí)現(xiàn)中，PC不會向FPGA發(fā)送任何位置或速度信息。相反，它會發(fā)送加速度和時(shí)間信息。 FPGA 使用積分器將它們轉(zhuǎn)換為速度和位置（并相應(yīng)地驅(qū)動階躍/二極管信號）。因此，我們的運(yùn)動控制器充當(dāng)加速度積分器。這很容易實(shí)現(xiàn)，因?yàn)樵贔PGA中，積分器只是一個(gè)累加器。以下“C”代碼說明了FPGA在每個(gè)時(shí)鐘周期的性能：??//?Acceleration?is?known?(provided?by?the?PC)
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CNC步進(jìn)電機(jī)控制3 -運(yùn)動控制器

軟件與硬件運(yùn)動控制器雖然梯形輪廓易于計(jì)算，并且PC通常足以驅(qū)動步進(jìn)信號，但請考慮以下兩個(gè)缺點(diǎn)：PC 必須是專用的。PC 引入了機(jī)械抖動（由于步進(jìn)電機(jī)的驅(qū)動時(shí)間不合適，導(dǎo)致軋機(jī)晃動或運(yùn)行速度降低）：軟件時(shí)序分辨率受并行接口速度的限制。當(dāng)多個(gè)軸一起驅(qū)動，步進(jìn)電機(jī)全速運(yùn)行時(shí)，每個(gè)軸每秒接收幾個(gè) 100000 個(gè)脈沖。由于軟件無法同時(shí)在多個(gè)軸上實(shí)現(xiàn)精確的定時(shí)（軟件一次只能做一件事！），因此機(jī)械抖動會增加，并且可能需要降低全步進(jìn)速度才能進(jìn)行補(bǔ)償。如果您有一臺舊 PC 在壁櫥里無所事事（就像我們大多數(shù)人一樣），不介
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CNC步進(jìn)電機(jī)控制2 -步進(jìn)控制

并行接口這是一個(gè)典型的業(yè)余愛好者 CNC 設(shè)置。PC 使用其并行（打印機(jī)）接口連接到步進(jìn)控制器，進(jìn)而驅(qū)動 CNC 銑床的步進(jìn)電機(jī)（有時(shí)簡稱為“步進(jìn)電機(jī)”）。假設(shè)我們的工廠有三個(gè)步進(jìn)電機(jī)，讓我們放大以查看更多細(xì)節(jié)。PC 為每個(gè)步進(jìn)電機(jī)發(fā)送兩個(gè)信號（步進(jìn)和方向）。然后步進(jìn)控制器生成步進(jìn)輸出（每個(gè)步進(jìn) 4 到 8 根線，具體取決于它們的類型）。PC 必須專用于 CNC 任務(wù)，因?yàn)椴竭M(jìn)/Dir 信號的時(shí)序必須盡可能精確。 PC 必須在 DOS 模式下運(yùn)行，或者在 Windows/Linux 模式下運(yùn)行，但所有其他
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CNC步進(jìn)電機(jī)控制1 - 什么是 CNC？

CNC是驅(qū)動切割機(jī)的控制器。最受歡迎的切割機(jī)是銑床。銑床簡單的銑床有 3 個(gè)軸，而更復(fù)雜的機(jī)器有 4 個(gè)或更多軸。這是一臺簡單的 3 軸銑床。每個(gè)軸都用手柄手動控制。在數(shù)控機(jī)床上，每個(gè)軸都由電機(jī)和控制器移動，以精確控制電機(jī)的旋轉(zhuǎn)。例如，假設(shè)電機(jī)每轉(zhuǎn)一圈，軸就會移動 1 毫米。要移動 3 毫米，您需要轉(zhuǎn) 3 圈。控制器如何確保電機(jī)整齊轉(zhuǎn)動 3 圈？電機(jī)和回路控制常用的電機(jī)有兩種類型：步進(jìn)電機(jī)和CC電機(jī)（CC=連續(xù)電流）。步進(jìn)電機(jī)通常使用開環(huán)運(yùn)動控制，而 CC 電機(jī)使用閉環(huán)運(yùn)動控制。解釋這意味著什么之
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DDS直接數(shù)字合成

DDS 是一種用于創(chuàng)建信號發(fā)生器的好方法。項(xiàng)目介紹任意信號相位累加器插值
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DDS直接數(shù)字合成4 - 插值

現(xiàn)在，雖然相位累加器非常精確，但輸出受到查找表中條目數(shù)量有限的影響：從一個(gè)條目轉(zhuǎn)到下一個(gè)條目時(shí)，輸出值會“跳躍”。這對于低輸出頻率特別敏感，但也會影響高輸出頻率，這會在輸出頻譜中引入不需要的頻率。我們將解決這個(gè)問題。為了便于理解，讓我們回到 15 位相位累加器。// sine without linear interpolationreg [14:0] phase_acc; ? ?// 15bitalways @(posedge clk) phase_acc <= phase
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DDS直接數(shù)字合成3 - 相位累加器

DDS的第二個(gè)技巧是長相位累加器。它允許來自DDS輸出的信號頻率非常靈活。我們將通過一個(gè)示例了解它是如何工作的。讓我們從這個(gè)簡單的代碼開始。reg [10:0] cnt; ? // 11bit counteralways @(posedge clk) cnt <= cnt + 11'h1;sine_lookup my_sine(.clk(clk), .addr(cnt), .value(sine_lookup_output));計(jì)數(shù)器實(shí)際上是一個(gè)“相位累加器”。那是因?yàn)樗看?/li>
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DDS直接數(shù)字合成2 - 任意信號

為了生成任意信號，DDS 依賴于兩個(gè)主要技巧。LUT第一個(gè) DDS 技巧是 LUT（查找表）。 LUT 是一個(gè)表格，用于保存我們想要生成的模擬信號的形狀。在FPGA中，LUT是作為blockram實(shí)現(xiàn)的。在上圖中，我們使用了 512x10 位 LUT，它通常適合一個(gè)或兩個(gè)物理 FPGA 模塊。正弦波最常產(chǎn)生的信號形狀是正弦波。它很特別，因?yàn)樗袃蓚€(gè)對稱性，可以很容易地利用它們來使 LUT 看起來更大。在正弦波中，第一個(gè)對稱性是sin（α）=sin（π-α）。假設(shè)我們的 “my_DDS_LUT” blo
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DDS直接數(shù)字合成1 - 簡介

讓我們看看FPGA DSS實(shí)現(xiàn)是多么容易。DAC接口好的，您的新FPGA板具有快速DAC（數(shù)模轉(zhuǎn)換器）模擬輸出。下面是一個(gè)運(yùn)行頻率為10MHz的100位DAC的電路板設(shè)置。在100MHz頻率下，F(xiàn)PGA每10ns向DAC提供一個(gè)新的10位值。DAC輸出模擬信號，對于周期性信號，奈奎斯特限值表示可以達(dá)到高達(dá)50MHz的速度。一個(gè)簡單的DDSDDS 通常用于生成周期性信號。現(xiàn)在，讓我們嘗試一些簡單的東西并生成一個(gè)方波。module SimpleDDS(DAC_clk, DAC_data);input DA
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FPGA：圖形 LCD 面板- 文本

圖形 LCD 面板 4 - 文本讓我們嘗試在面板上顯示字符。這樣，面板就可以用作文本終端。我們的 480x320 示例面板可用作 80 列 x 40 行控制臺（使用 6x8 字符字體）或 60 列 x 40 行控制臺（使用 8x8 字符字體）。我們將使用“字符生成器”技術(shù)。字符生成器讓我們假設(shè)“你好”這個(gè)詞在屏幕上的某個(gè)地方。在 ASCII 中，它使用 5 個(gè)字節(jié)（0x48、0x65、0x6C、0x6C、0x6F）。我們的簡單字符生成器使用一個(gè) RAM 來保存要顯示的字符，并使用一個(gè) ROM 來保存
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fpga介紹

FPGA是英文Field－Programmable Gate Array的縮寫，即現(xiàn)場可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。 FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個(gè)新概念，內(nèi)部包括可 [ 查看詳細(xì) ]