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基于PLL的測試測量時(shí)鐘恢復(fù)方案

　不管是放到測試設(shè)置中，還是作為被測設(shè)備的一部分，時(shí)鐘恢復(fù)都在進(jìn)行準(zhǔn)確的測試測量時(shí)發(fā)揮著重要作用。由于大多數(shù)千兆位通信系統(tǒng)都是同步系統(tǒng)，因此系統(tǒng)內(nèi)部的數(shù)據(jù)都使用公共時(shí)鐘定時(shí)。不管是沿著幾英寸的電路板傳
關(guān)鍵字： PLL 測試測量時(shí)鐘恢復(fù) 方案

基于壓控振蕩器（VCO）的高性能鎖相環(huán)（PLL）設(shè)計(jì)

簡介
“鎖相環(huán)”(PLL)是現(xiàn)代通信系統(tǒng)的基本構(gòu)建模塊。PLL通常用在無線電接收機(jī)或發(fā)射機(jī)中，主要提供“本振”(LO)功能；也可用于時(shí)鐘信號分配和降噪，而且越來越多地用作高采樣速率模數(shù)(A/D)轉(zhuǎn)換
關(guān)鍵字： VCO PLL 壓控振蕩器性能

基于異步FIFO和PLL的雷達(dá)數(shù)據(jù)采集系統(tǒng)

1引言隨著雷達(dá)系統(tǒng)中數(shù)字處理技術(shù)的飛速發(fā)展，需要對雷達(dá)回波信號進(jìn)行高速數(shù)據(jù)采集。在嵌入式條件...
關(guān)鍵字：異步FIFO PLL 雷達(dá)數(shù)據(jù)采集

基于DDS+PLL實(shí)現(xiàn)跳頻信號源的設(shè)計(jì)方法

　　航空通信設(shè)備包括短波通信、超短波通信設(shè)備，短波、超短波通信設(shè)備又分為常規(guī)通信方式和跳頻通信方式，跳頻通信因具有抗干擾性強(qiáng)、抗偵測能力好、頻譜利用率高和易于實(shí)現(xiàn)碼分多址等優(yōu)點(diǎn)被稱為無線電通信的ldquo
關(guān)鍵字：設(shè)計(jì) 方法信號源實(shí)現(xiàn) DDS PLL 基于

航空系統(tǒng)跳頻信號源的方案

電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò)家園
關(guān)鍵字：跳頻通信信號源 DDS+PLL 鎖相環(huán)

基于CSMC工藝的零延時(shí)緩沖器的PLL設(shè)計(jì)

　1 引言　　本文在傳統(tǒng)鎖相環(huán)結(jié)構(gòu)的基礎(chǔ)上進(jìn)行改進(jìn)，設(shè)計(jì)了一款用于多路輸出時(shí)鐘緩沖器中的鎖相環(huán)，其主要結(jié)構(gòu)包括分頻器、鑒頻鑒相器(PFD)、電荷泵、環(huán)路濾波器和壓控振蕩器(VCO)。在鑒相器前采用預(yù) 分頻結(jié)構(gòu)減小
關(guān)鍵字： CSMC PLL 工藝零延時(shí)

與石英晶體振蕩器等效的頻率穩(wěn)定的1~399KHZ PLL合成振蕩電路

電路的功能如果要求振蕩頻率準(zhǔn)確、穩(wěn)定度好，采用石英晶體振蕩器作本振的PLL合成振蕩電路是比較合適的。但本電路采用了C-MOS型的PLL IC（4046），VCO輸出為方波，能以1KHZ為一級在1KHZ~399KHZ范圍內(nèi)連續(xù)變化。全部采
關(guān)鍵字： PLL 合成振蕩電路 399KHZ 穩(wěn)定晶體振蕩器等效頻率

PLL-VCO設(shè)計(jì)及制作

在此說明以晶體振蕩器做為基準(zhǔn)振蕩器，將其與VCO以及PLL電路組合成為信號產(chǎn)生器的情形也被稱為頻率合成器。
此一PLL-VCO電路的設(shè)計(jì)規(guī)格如表l所示。振蕩頻率范圍為40M~60MHz內(nèi)的10MHz寬。每一頻率階段(step)寬幅為10
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PLL電路設(shè)計(jì)原理及制作

在通信機(jī)等所使用的振蕩電路，其所要求的頻率范圍要廣，且頻率的穩(wěn)定度要高。

無論多好的LC振蕩電路，其頻率的穩(wěn)定度，都無法與晶體振蕩電路比較。但是，晶體振蕩器除了可以使用數(shù)字電路分頻以外，其頻率幾乎無法
關(guān)鍵字： PLL 電路設(shè)計(jì) 原理

采用PLL（鎖相環(huán)）IC的頻率N（1~10）倍增電路

電路的功能很多電路都要求把頻率準(zhǔn)確地倍增，使用PLL電路可很容易組成滿足這種要求的電路。例如主振頻率為1KHZ，若使用倍增器內(nèi)插10個(gè)脈沖，可變成10KHZ的脈沖信號。在VCO中，即使主振頻率發(fā)生變化，也能獲得跟蹤主振
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ADI 發(fā)布針對RF設(shè)計(jì)的新版PLL頻率合成器設(shè)計(jì)軟件

　　ADI全球領(lǐng)先的高性能信號處理解決方案供應(yīng)商，和提供覆蓋整個(gè) RF 信號鏈的 RF IC 功能模塊的全球領(lǐng)導(dǎo)者，最近宣布發(fā)布 ADIsimPLL(TM) 3.3版 ( http://www.analog.com/adisimpll )，這是其大獲成功的鎖相環(huán) (PLL) 電路設(shè)計(jì)和評估工具的最新版本。ADIsimPLL 3.3版 ( http://www.analog.com/adisimpll ) 可協(xié)助用戶對采用 ADI PLL 頻率合成器 ( http://www.analog.com/zh/p
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Hittite PLL以質(zhì)取勝

　　頻率源可以說是一個(gè)通信系統(tǒng)的心臟，心臟的好壞很大程度上決定著一個(gè)機(jī)體的健康狀況，而鎖相環(huán)又是頻率源的主要組成部分，因此性能優(yōu)異的鎖相環(huán)芯片對于通信系統(tǒng)來說是非常重要的。　　鎖相環(huán)的相位噪聲對電子設(shè)備和電子系統(tǒng)的性能影響很大。從頻域看它分布在載波信號兩旁按冪律譜分布，無論做發(fā)射激勵信號，還是接收機(jī)本振信號以及各種頻率基準(zhǔn)時(shí)，這些相位噪聲將在解調(diào)過程中都會和信號一樣出現(xiàn)在解調(diào)終端，引起基帶信噪比下降，誤碼率增加。　　低相噪Hittite鎖相環(huán)產(chǎn)品分為集成VCO和沒有集成VCO兩種。集成VCO的PL
關(guān)鍵字：世強(qiáng)電訊 PLL 基站類鎖相環(huán)

基于DDS+PLL高性能頻率合成器的設(shè)計(jì)與實(shí)現(xiàn)

基于DDS+PLL高性能頻率合成器的設(shè)計(jì)與實(shí)現(xiàn),摘要：結(jié)合DDS+PLL技術(shù)，采用DDS芯片AD9851和集成鎖相芯片ADF4113完成了GSM 1 800 MHz系統(tǒng)中高性能頻率合成器的設(shè)計(jì)與實(shí)現(xiàn)。詳細(xì)介紹系統(tǒng)中核心芯片的性能、結(jié)構(gòu)及使用方法，并運(yùn)用ADS和ADISimPLL軟件對設(shè)計(jì)方案進(jìn)行
關(guān)鍵字：合成器設(shè)計(jì) 實(shí)現(xiàn) 頻率高性能 DDS PLL 基于

DDS+PLL高性能頻率合成器的設(shè)計(jì)與實(shí)現(xiàn)

DDS+PLL高性能頻率合成器的設(shè)計(jì)與實(shí)現(xiàn),摘要：結(jié)合DDS+PLL技術(shù)，采用DDS芯片AD9851和集成鎖相芯片ADF4113完成了GSM 1 800 MHz系統(tǒng)中高性能頻率合成器的設(shè)計(jì)與實(shí)現(xiàn)。詳細(xì)介紹系統(tǒng)中核心芯片的性能、結(jié)構(gòu)及使用方法，并運(yùn)用ADS和ADISimPLL軟件對設(shè)計(jì)方案進(jìn)行
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DSP內(nèi)嵌PLL中的CMOS壓控環(huán)形振蕩器設(shè)計(jì)

DSP內(nèi)嵌PLL中的CMOS壓控環(huán)形振蕩器設(shè)計(jì),本文設(shè)計(jì)了一種應(yīng)用于DSP內(nèi)嵌鎖相環(huán)的低功耗、高線性CM0S壓控環(huán)形振蕩器。電路采用四級延遲單元能方便的獲得正交輸出時(shí)鐘，每級采用RS觸發(fā)結(jié)構(gòu)來產(chǎn)生差分輸出信號，在有效降低靜態(tài)功耗的同時(shí)．具有較好的抗噪聲能力。在延遲單元的設(shè)計(jì)時(shí)。綜合考慮了電壓控制的頻率范圍以及調(diào)節(jié)線性度，選擇了合適的翻轉(zhuǎn)點(diǎn)。仿真結(jié)果表明．電路叮實(shí)現(xiàn)2MHz至90MHz的頻率調(diào)節(jié)范圍，在中心頻率附近具有很高的調(diào)節(jié)線性度，可完全滿足DSP芯片時(shí)鐘系統(tǒng)的要求。
關(guān)鍵字：振蕩器設(shè)計(jì) 環(huán)形 CMOS 內(nèi)嵌 PLL DSP