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Synopsys IC Compiler II改變設(shè)計游戲規(guī)則后端物理設(shè)計吞吐量提高10倍

　　亮點：　　設(shè)計規(guī)劃速度提升了10倍，實現(xiàn)速度提升了5倍，容量提升了2倍?–?它們共同使吞吐量加速了10倍　　構(gòu)建于全新的可擴展基礎(chǔ)架構(gòu)、時序和解析優(yōu)化引擎之上　　已經(jīng)在成熟和新興的技術(shù)節(jié)點上成功生產(chǎn)流片　　為加速芯片和電子系統(tǒng)創(chuàng)新而提供軟件、知識產(chǎn)權(quán)(IP)及服務(wù)的全球性領(lǐng)先供應(yīng)商新思科技公司日前宣布：正式推出將導(dǎo)致游戲規(guī)則發(fā)生改變的IC?Compiler?II，它是當前領(lǐng)先業(yè)界的布局和布線解決方案IC?Compiler?的繼任產(chǎn)品，可用于基于成熟和新
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Cadence宣布并購Forte Design Systems

全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(NASDAQ: CDNS)日前宣布，已經(jīng)達成了一項最終協(xié)議，收購以SystemC為基礎(chǔ)的高階綜合(HLS)與算法IP供應(yīng)商Forte Design Systems。
關(guān)鍵字： Cadence SystemC RTL

如何調(diào)試數(shù)字硬件設(shè)計

電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò)家園
關(guān)鍵字：數(shù)字硬件 RTL 參數(shù)測試 JTAG

基于時序邏輯等效性檢查方法的RTL驗證

寄存器傳輸級(RTL)驗證在數(shù)字硬件設(shè)計中仍是瓶頸。行業(yè)調(diào)研顯示，功能驗證占整個設(shè)計工作的70%。但即使把重點放在驗證上面，仍有超過60%的設(shè)計出帶需要返工。其主要原因是在功能驗證過程中暴露出來的邏輯或功能瑕疵和
關(guān)鍵字： RTL 時序邏輯等效檢查方法

用RTL測試平臺驗證事務(wù)級IP模型

在系統(tǒng)級芯片設(shè)計中，設(shè)計驗證是一項十分重要的工作。傳統(tǒng)的驗證方法雖然比較簡單，但對設(shè)計工程師要求很高，而且驗證時間過長。本文介紹開放式設(shè)計和驗證語言SystemC，通過該語言可實現(xiàn)RTL測試平臺的復(fù)用，降低驗證
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Cadence推出新一代Encounter RTL-to-GDSII流程

全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(NASDAQ: CDNS)，日前宣布推出最新版Cadence? Encounter? RTL-to-GDSII流程，面向高性能千兆級設(shè)計，包括在20納米最新技術(shù)節(jié)點上的新設(shè)計。這種最新的RTL-to-GDSII設(shè)計、實現(xiàn)與簽收流程是與領(lǐng)先的IP與晶圓廠合作伙伴及客戶合作開發(fā)的，能更有效地進行SoC開發(fā)，滿足并超越當今市場所需的功耗、性能與面積需求。
關(guān)鍵字： Cadence RTL-to-GDSII

基于RTL綜合策略的狀態(tài)機優(yōu)化方案

　有限狀態(tài)機及其設(shè)計技術(shù)是數(shù)字系統(tǒng)設(shè)計中的重要組成部分，是實現(xiàn)高效率、高可靠性邏輯控制的重要途徑。大部分數(shù)字系統(tǒng)都可以劃分為控制單元和數(shù)據(jù)單元兩個組成部分。通常，控制單元的主體是一個狀態(tài)機，它接收外部
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在FPGA設(shè)計中使用Precision RTL 綜合實例

在FPGA設(shè)計中使用Precision RTL 綜合實例,數(shù)字濾波器通常分成有限脈沖響應(yīng)（finite impulse response，也就是FIR）和
無限脈沖響應(yīng)（infinite impulse response，也就是IIR）兩大類。FIR 濾波器相對
于IIR濾波器而言，優(yōu)點是相位線性和性能穩(wěn)定，應(yīng)用范圍廣
關(guān)鍵字：綜合實例 RTL Precision 設(shè)計使用 FPGA

Synopsys綜合和布局及布線生產(chǎn)效率提升兩倍

　　Synopsys日前宣布，在其Galaxy設(shè)計實現(xiàn)平臺中推出了最新的RTL綜合工具Design Compiler 2010，它將綜合和物理層實現(xiàn)流程增速了兩倍。Design Compiler自1988年問世以來，隨著工藝技術(shù)從1.5微米到32納米的進步，而不斷得到調(diào)整升級。而今時序與面積布線的優(yōu)化已成為主要的挑戰(zhàn)，最新版工具與時俱進，針對拓撲技術(shù)進行擴展，為Synopsys布局布線解決方案IC Compiler提供“物理層指引”;將時序和面積的一致性提升至5%的同時，還將IC
關(guān)鍵字： Synopsys RTL 32納米

Design Compiler 2010將綜合和布局及布線的生產(chǎn)效率提高2倍

　　全球領(lǐng)先的半導(dǎo)體設(shè)計、驗證和制造的軟件及知識產(chǎn)權(quán)(IP)供應(yīng)商新思科技有限公司日前宣布：該公司在其Galaxy™設(shè)計實現(xiàn)平臺中推出了最新的創(chuàng)新RTL綜合工具Design Compiler 2010，它將綜合和物理層實現(xiàn)流程增速了兩倍。為了滿足日益復(fù)雜的設(shè)計中極具挑戰(zhàn)性的進度要求，工程師們需要一種RTL綜合解決方案，使他們盡量減少重復(fù)工作并加速物理實現(xiàn)進程。為了應(yīng)對這些挑戰(zhàn)，Design Compiler 2010對拓撲技術(shù)進行擴展，為Synopsys旗艦布局布線解決方案IC Compile
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中芯國際和新思科技攜手推出Reference Flow 4.0

　　全球領(lǐng)先的半導(dǎo)體設(shè)計、驗證和制造軟件及知識產(chǎn)權(quán)(IP)供應(yīng)商新思科技公司與中國內(nèi)地最大的芯片代工企業(yè)中芯國際集成電路制造有限公司日前宣布，將攜手推出全新的65納米RTL-to-GDSII參考設(shè)計流程4.0(Reference Flow 4.0)。作為新思科技專業(yè)化服務(wù)部與中芯國際共同開發(fā)的成果，該參考流程中增加了 Synopsys Eclypse™ 低功耗解決方案及IC Compiler Zroute布線技術(shù)，為設(shè)計人員解決更精細工藝節(jié)點中遇到的低功耗和可制造性設(shè)計(DFM)等問題提供更多
關(guān)鍵字：中芯國際 65納米 Galaxy RTL-to-GDSII參考設(shè)計流程4.0

利用現(xiàn)成FPGA開發(fā)板進行ASIC原型開發(fā)

2004年12月在一項由Synplicity公司委托的調(diào)查中，全世界超過20,000名開發(fā)者被詢問關(guān)于他們的硬件輔助ASIC驗證...
關(guān)鍵字： FPGA ASIC NRE RTL

Magma　最新版Talus Design面世

　　美國加州圣荷塞 2009年4月14日– 芯片設(shè)計解決方案供應(yīng)商微捷碼（Magma®）設(shè)計自動化有限公司（納斯達克代碼：LAVA）日前宣布，該公司面向先進集成電路的全芯片綜合產(chǎn)品Talus® Design的最新版本正式面市。新版Talus® Design包括了一個增強的時序優(yōu)化引擎、改善的內(nèi)存使用效率以及先進的生產(chǎn)率改進，比如：創(chuàng)新性可用性、更為靈活的先進腳本語言以及領(lǐng)先的第三方可測性設(shè)計（DFT）產(chǎn)品支持。同時，Talus Design與Talus Vortex相結(jié)
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Cadence推出C-to-Silicon Compiler拓展系統(tǒng)級產(chǎn)品

　　全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司（納斯達克: CDNS），今天宣布推出Cadence® C-to-Silicon Compiler，這是一種高階綜合產(chǎn)品，能夠讓設(shè)計師在創(chuàng)建和復(fù)用系統(tǒng)級芯片IP的過程中，將生產(chǎn)力提高10倍。C-to-Silicon Compiler中的創(chuàng)新技術(shù)成為溝通系統(tǒng)級模型之間的橋梁，它們通常是用C/C++ 和SystemC寫成的，而寄存器傳輸級（RTL）模型通常被用于檢驗、實現(xiàn)和集成SoC。這種重要的新功能對于開發(fā)新型SoC和系統(tǒng)級IP，用于消費電子、無
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CADENCE與Common Platform及ARM合作提供45納米RTL-to-GDSII參考流程

　　全球電子設(shè)計創(chuàng)新企業(yè)Cadence設(shè)計系統(tǒng)公司(NASDAQ: CDNS)今天宣布面向Common Platform™技術(shù)的45納米參考流程將于2008年7月面向大眾化推出。Cadence®與Common Platform技術(shù)公司包擴IBM、特許半導(dǎo)體制造公司和三星聯(lián)合開發(fā)RTL-to-GDSII 45納米流程，滿足高級節(jié)點設(shè)計需要。該參考流程基于對應(yīng)Common Power Format（CPF）的Cadence低功耗解決方案，而且還包含來自Cadence的關(guān)鍵可制造性設(shè)計（De
關(guān)鍵字： CADENCE Common Platform ARM RTL-to-GDSII 低功耗

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rtl介紹

RTL是Real Time Logistics的縮寫, 意為:實時物流，是順應(yīng)新經(jīng)濟變革的當代物流理念，與現(xiàn)代物流理念區(qū)別在于，實時物流不僅關(guān)注物流系統(tǒng)成本，更關(guān)注整體商務(wù)系統(tǒng)的反應(yīng)速度與價值；不僅是簡單地追求生產(chǎn)、采購、營銷系統(tǒng)中的物流管理與執(zhí)行的協(xié)同與一體化運作，更強調(diào)的是與企業(yè)商務(wù)系統(tǒng)的融合，形成以供應(yīng)鏈為核心的商務(wù)大系統(tǒng)中的物流反應(yīng)與執(zhí)行速度，使商流、信息流、物流、資金流四流合一，真正實現(xiàn) [ 查看詳細 ]