vhdl-ams 文章進(jìn)入vhdl-ams技術(shù)社區(qū)

SDRAM控制器的設(shè)計與VHDL實現(xiàn)

介紹了SDRAM的存儲體結(jié)構(gòu)、主要控制時序和基本操作命令，并且結(jié)合實際系統(tǒng)，給出了一種用FPGA實現(xiàn)的通用SDRAM控制器的方案。
關(guān)鍵字： VHDL 狀態(tài)機 SDRAM

數(shù)字變頻的FPGA實現(xiàn)

本文介紹了數(shù)字下變頻的組成結(jié)構(gòu)，并通過一個具體的實例，給出了FPGA實現(xiàn)的具體過程。
關(guān)鍵字：數(shù)字變頻 VHDL FPGA

基于FPGA的數(shù)據(jù)并轉(zhuǎn)串SPI發(fā)送模塊的設(shè)計

SPI 接口應(yīng)用十分廣泛，在很多情況下，人們會用軟件模擬的方法來產(chǎn)生SPI 時序或是采用帶SPI 功能模塊的MCU。但隨著可編程邏輯技術(shù)的發(fā)展，人們往往需要自己設(shè)計簡單的SPI 發(fā)送模塊。本文介紹一種基于FPGA 的將并行數(shù)據(jù)以SPI 串行方式自動發(fā)送出去的方法。
關(guān)鍵字： SPI VHDL FPGA

基于VHDL的時鐘分頻和觸發(fā)延遲電路在FPGA上的實現(xiàn)

在EAST分布式中央定時同步系統(tǒng)中，時鐘分頻和觸發(fā)延遲電路是分布式節(jié)點的核心。為了完成對基準(zhǔn)時鐘信號進(jìn)行多路任意整數(shù)倍的等占空比的分頻，并對輸入的觸發(fā)脈沖進(jìn)行多路任意時間的延遲輸出，本設(shè)計中采用VHDL語言進(jìn)行編程，實現(xiàn)了多路時鐘分頻信號的輸出和多路延遲輸出，特別是提高了奇數(shù)分頻和觸發(fā)延遲的時間精度，最后在QuartusⅡ9．0軟件上時設(shè)計的波形進(jìn)行分析，驗證了該設(shè)計的可行性。
關(guān)鍵字：觸發(fā)延遲中央定時同步系統(tǒng) VHDL

應(yīng)用VHDL設(shè)計通信編碼波形

要實現(xiàn)不同的編碼方式關(guān)鍵是要找到合適的算法，并且要求算法必須簡潔亦兼容。筆者在這里主要采用了對比、聯(lián)合和模塊化的設(shè)計方法，使每一種編碼成為一個獨立模塊，但又共用同一個或多個時鐘。由此，大大節(jié)約了程序的存儲空間，減少了程序的調(diào)試時間。
關(guān)鍵字：仿真波形編碼 VHDL

Verilog HDL基礎(chǔ)之：Verilog HDL語言簡介

Verilog HDL是硬件描述語言的一種，用于數(shù)字電子系統(tǒng)設(shè)計。它允許設(shè)計者用它來進(jìn)行各種級別的邏輯設(shè)計，可以用它進(jìn)行數(shù)字邏輯系統(tǒng)的仿真驗證、時序分析、邏輯綜合。它是目前應(yīng)用最廣泛的一種硬件描述語言之一。Verilog HDL是在1983年由GDA公司的Phil Moorby首創(chuàng)的。
關(guān)鍵字： VerilogHDL VHDL Verilog-XL 華清遠(yuǎn)見

基于VHDL的AVS環(huán)路濾波器設(shè)計

AVS 視頻標(biāo)準(zhǔn)中，自適應(yīng)環(huán)路器在實現(xiàn)時存在許多條件運算（如濾波強度的計算、邊界閾值和跳轉(zhuǎn)等的計算）及其對于數(shù)據(jù)的訪問比較繁瑣，使得濾波器的算法復(fù)雜度很高。并且塊效應(yīng)可能會出現(xiàn)在每個8x8 塊的邊界上。而該濾波器以8x8 塊為單位進(jìn)行濾波，減少對存儲器的訪問，加快了處理速度，大大節(jié)省了算法的硬件實現(xiàn)面積。并且適當(dāng)增加片上存儲空間來緩解外存的壓力來提高濾波模塊的效率，采用VHDL 語言進(jìn)行設(shè)計、仿真，通過FPGA驗證。綜合仿真結(jié)果表明，該設(shè)計占用資源較少。
關(guān)鍵字： AVS 環(huán)路濾波 VHDL

基于VHDL的智能溫室環(huán)境測控系統(tǒng)專用CPU設(shè)計

智能溫室是近年逐步發(fā)展起來的一種資源節(jié)約型高效農(nóng)業(yè)發(fā)展技術(shù),目前國內(nèi)大多以單片機、通用計算機作為溫室系統(tǒng)處理器,由于基于單因子和成本問題,其智能化和效率有待提高。在此通過對目前智能溫室控制器的分析研究,提出并設(shè)計了一款16位的的單總線專用CPU,且專門針對于智能溫室測控系統(tǒng)設(shè)計了一個浮點運算器和n個Comparray比較器,并使用VHDL
關(guān)鍵字： VHDL 溫室控制系統(tǒng) 浮點運算器 Comparray比較器

I2C串行總線協(xié)議的VHDL實現(xiàn)

分析了I2C串行總線的數(shù)據(jù)傳輸機制，用VHDL設(shè)計了串行總線控制電路，其中包括微處理器接口電路和I2C總線接口電路。采用ModelSim Plus 6.0 SE軟件進(jìn)行了前仿真和調(diào)試,并在Xilinx ISE 7.1i開發(fā)環(huán)境下進(jìn)行了綜合、后仿真和CPLD器件下載測試。結(jié)果表明實現(xiàn)了I2C串行總線協(xié)議的要求。
關(guān)鍵字： I2C總線控制 VHDL 仲裁

1553B多功能RT IP核的設(shè)計與實現(xiàn)

介紹了采用一種自主研發(fā)多功能IP核實現(xiàn)總線全地址響應(yīng)的設(shè)計方案,其可在FPGA中靈活配置,配備外圍電路后可以方便實現(xiàn)各種功能.設(shè)計采用VHDL硬件描述語言進(jìn)行編程,采用綜合工具ISE Foundation對設(shè)計進(jìn)行綜合、優(yōu)化,在ModelSim - SE 6.1g中進(jìn)行時序仿真,并且最后在FPGA上實現(xiàn).
關(guān)鍵字：多功能IP核 VHDL ModelSim

基于FPGA的鍵盤輸入累計存儲IP核的設(shè)計與驗證

基于FPGA設(shè)計了一款通用鍵盤IP核,該核主要實現(xiàn)對鍵盤輸入信號的計算與存儲功能,并在quartusⅡ環(huán)境下使用VHDL語言,采用自頂向下設(shè)計方式,編輯生成RTL原理圖,并做了相關(guān)的時序仿真驗證。經(jīng)驗證此IP核具有較強的魯棒性和較高的反應(yīng)速度,可作為基礎(chǔ)輸入模塊,為其他模塊提供有力控制輸入與數(shù)據(jù)支持。
關(guān)鍵字：鍵盤IP核 VHDL FPGA

基于FPGA的QPSK調(diào)制解調(diào)的系統(tǒng)仿真

本文針對傳統(tǒng)的四相移鍵控(QPSK)的調(diào)制解調(diào)方式提出一種基于高速硬件描述語言(VHDL)的數(shù)字式QPSK調(diào)制解調(diào)模型。這種新模型便于在目標(biāo)芯片F(xiàn)PGA/CPLD上實現(xiàn)QPSK調(diào)制解調(diào)功能。文中介紹了QPSK調(diào)制解調(diào)的原理,并基于FPGA實現(xiàn)了QPSK調(diào)制解調(diào)電路。并給出了可編程邏輯器件FPGA的最新一代集成設(shè)計環(huán)境QuartusⅡ進(jìn)行系統(tǒng)仿真的仿真結(jié)果。
關(guān)鍵字：四相移鍵控 VHDL 調(diào)制解調(diào)模型

基于FPGA的數(shù)字溫度測量儀設(shè)計

溫度測量儀是一種常用的檢測儀器，文章中利用FPGA器件和DS18B20傳感器設(shè)計實現(xiàn)了一種數(shù)字溫度測量儀，用于室溫的檢測。該測量儀具有結(jié)構(gòu)簡單、抗干擾能力強、精確性高、轉(zhuǎn)換速度快、擴展性好等優(yōu)點。
關(guān)鍵字：溫度傳感器 VHDL FPGA

VHDL設(shè)計電路優(yōu)化問題

近年來，隨著集成電路技術(shù)和EDA技術(shù)的不斷發(fā)展，集設(shè)計、模擬、綜合和測試功能為一體的VHDL語言，已作為IEEE標(biāo)準(zhǔn)化的硬件描述語言。因此，對VHDL設(shè)計中簡化電路結(jié)構(gòu)，優(yōu)化電路設(shè)計的問題進(jìn)行深入探討，很有必要。
關(guān)鍵字：電路優(yōu)化 VHDL 硬件描述

基于VHDL+FPGA的自動售貨機控制模塊的設(shè)計與實現(xiàn)

EDA技術(shù)是以計算機為工具完成數(shù)字系統(tǒng)的邏輯綜合、布局布線和設(shè)計仿真等工作。電路設(shè)計者只需要完成對系統(tǒng)功能的描述，就可以由計算機軟件進(jìn)行系統(tǒng)處理，最后得到設(shè)計結(jié)果，并且修改設(shè)計方案如同修改軟件一樣方便。
關(guān)鍵字： VHDL EDA FPGA

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vhdl-ams介紹

　　即IEEE 1076.1標(biāo)準(zhǔn)。　　VHDL-AMS是VHDL的一個分支，它支持模擬、數(shù)字、數(shù)模混合電路系統(tǒng)的建模與仿真。　　http://www.eda.org/vhdl-ams/ 　　Verilog-AMS與之類似。支持模擬、數(shù)字、數(shù)?；旌想娐废到y(tǒng)的建模與仿真。　　http://www.eda.org/verilog-ams/ 　　The VHDL-AMS language [ 查看詳細(xì) ]