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7 50T 入門(mén)級(jí)FPGA評(píng)估套件上手評(píng)測(cè)

7 50T 入門(mén)級(jí)FPGA評(píng)估套件上手評(píng)測(cè)-FPGA即現(xiàn)場(chǎng)可編程門(mén)陣列，屬于可編程邏輯器件的一種。隨著工藝的進(jìn)步和EDA設(shè)計(jì)工具的不斷發(fā)展，F(xiàn)PGA的門(mén)檻（學(xué)習(xí)成本和價(jià)格成本）也越來(lái)越低，目前已經(jīng)成為實(shí)現(xiàn)數(shù)字系統(tǒng)的主流平臺(tái)之一。
關(guān)鍵字： FPGA 可編程邏輯 Xilinx

參考時(shí)鐘對(duì)SERDES性能的影響

參考時(shí)鐘對(duì)SERDES性能的影響-我們知道，SERDES對(duì)參考時(shí)鐘有嚴(yán)格的相位噪聲性能要求。通常，SERDES供應(yīng)商會(huì)根據(jù)其SERDES采用的PLL以及CDR架構(gòu)特點(diǎn)，以及性能數(shù)據(jù)，提出對(duì)參考時(shí)鐘的相位噪聲的具體要求。
關(guān)鍵字： SERDES 參考時(shí)鐘 XILINX

骨灰級(jí)音響發(fā)燒友如何打造隨身DAC兼耳擴(kuò)？

骨灰級(jí)音響發(fā)燒友如何打造隨身DAC兼耳擴(kuò)？-Chord電子產(chǎn)品Hugo，一種專(zhuān)為骨灰級(jí)音響發(fā)燒友打造的電池供電的隨身DAC兼耳擴(kuò)，使用賽靈思 Spartan-6 FPGA.(使用了1/2的單元)實(shí)現(xiàn)了一個(gè)32位、26K抽頭的WTA插值濾波器，為音樂(lè)愛(ài)好者創(chuàng)建了通往音樂(lè)天堂的階梯。
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詳細(xì)解讀Zynq的三種啟動(dòng)方式(JTAG,SD,QSPI)

詳細(xì)解讀Zynq的三種啟動(dòng)方式(JTAG,SD,QSPI)-本文介紹zynq上三種方式啟動(dòng)文件的生成和注意事項(xiàng)，包括只用片上RAM（OCM）和使用DDR3兩種情況。 JTAG方式 JTAG方式是調(diào)試中最常用的方式，在SDK中在“Project Explorer”窗口工程上右鍵->Debug As->Debug Configurations可以看到以下窗口首次打開(kāi)左邊窗口中Xilinx C/C++ application(GDB)下沒(méi)有子項(xiàng)，這時(shí)雙擊Xilinx C/C++ application(GD
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關(guān)于高阻態(tài)和OOC（out of context）綜合方式

關(guān)于高阻態(tài)和OOC（out of context）綜合方式-Xilinx Vivado工具支持僅將系統(tǒng)設(shè)計(jì)的一部分進(jìn)行綜合，即OOC（out of context）綜合方式。OOC綜合方式的流程就是將設(shè)計(jì)的某個(gè)模塊單獨(dú)完成綜合操作，這會(huì)帶來(lái)如下可能性
關(guān)鍵字：高阻態(tài) OOC Xilinx

FPGA的過(guò)去，現(xiàn)在和未來(lái)

FPGA的過(guò)去，現(xiàn)在和未來(lái)-自Xilinx在1984年創(chuàng)造出FPGA以來(lái)，這種可編程邏輯器件憑借性能、上市時(shí)間、成本、穩(wěn)定性和長(zhǎng)期維護(hù)方面的優(yōu)勢(shì)，在通信、醫(yī)療、工控和安防等領(lǐng)域占有一席之地，在過(guò)去幾年也有極高的增長(zhǎng)率。而進(jìn)入了最近兩年，由于云計(jì)算、高性能計(jì)算和人工智能的繁榮，擁有先天優(yōu)勢(shì)的FPGA的關(guān)注度更是到達(dá)了前所未有的高度。本文從基礎(chǔ)出發(fā)談及FPGA的過(guò)去、現(xiàn)在與未來(lái)。
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System generator如何與MATLAB進(jìn)行匹配？

System generator如何與MATLAB進(jìn)行匹配？-system generator是xilinx公司的系統(tǒng)級(jí)建模工具，它是擴(kuò)展mathworks公司的MATLAB下面的simulink平臺(tái)，添加了XILINX FPGA專(zhuān)用的一些模塊。加速簡(jiǎn)化了FPGA的DSP系統(tǒng)級(jí)硬件設(shè)計(jì)。
關(guān)鍵字： xilinx 賽靈思 MATLAB

ZYNQ器件的啟動(dòng)配置方法

ZYNQ器件的啟動(dòng)配置方法-無(wú)任是用CPU作為系統(tǒng)的主要器件，還是用FPGA作為系統(tǒng)的主要器件，系統(tǒng)設(shè)計(jì)中首先要考慮到的問(wèn)題就是處理器的啟動(dòng)加載問(wèn)題。
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Xilinx RFSoC開(kāi)始發(fā)貨，5G與Remote-PHY等應(yīng)用將全面加速

　　RFSoC正式發(fā)貨　　2017年10月9日，All Programmable技術(shù)和器件的全球領(lǐng)先企業(yè)賽靈思公司(Xilinx)宣布其 Zynq UltraScale+ RFSoC 系列開(kāi)始發(fā)貨，該系列通過(guò)一個(gè)突破性的架構(gòu)將 RF 信號(hào)鏈集成在一個(gè)單芯片SoC 中，從而為 5G 無(wú)線、有線 Remote-PHY 及其它應(yīng)用的加速實(shí)現(xiàn)提供了可能。　　實(shí)際上，今年2月Xilinx已經(jīng)預(yù)發(fā)布
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Xilinx宣布集成RF信號(hào)鏈的Zynq UltraScale+ RFSoC系列開(kāi)始發(fā)貨，全面加速5G無(wú)線、有線Remote-PHY及其它應(yīng)用

　　All Programmable技術(shù)和器件的全球領(lǐng)先企業(yè)賽靈思公司(Xilinx, Inc.，(NASDAQ:XLNX))今天宣布其Zynq UltraScale+ RFSoC系列開(kāi)始發(fā)貨，該系列是通過(guò)一個(gè)突破性的架構(gòu)將RF信號(hào)鏈集成在一個(gè)單芯片SoC中，致力于加速5G無(wú)線、有線Remote-PHY及其它應(yīng)用的實(shí)現(xiàn)。基于16nm UltraScale+ MPSoC架構(gòu)的All Programmable RFSoC在單芯片上
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Xilinx、Arm、Cadence和臺(tái)積公司共同宣布全球首款采用7納米工藝的CCIX測(cè)試芯片

　　賽靈思、Arm、Cadence和臺(tái)積公司今日宣布一項(xiàng)合作，將共同構(gòu)建首款基于臺(tái)積7納米FinFET工藝的支持芯片間緩存一致性(CCIX)的加速器測(cè)試芯片，并計(jì)劃在2018年交付。這一測(cè)試芯片旨在從硅芯片層面證明CCIX能夠支持多核高性能Arm CPU和FPGA加速器實(shí)現(xiàn)一致性互聯(lián)?！　￡P(guān)于CCIX　　出于功耗及空間方面的考慮，在數(shù)據(jù)中心內(nèi)對(duì)應(yīng)用進(jìn)行加速的需求日益增長(zhǎng)，諸如大數(shù)據(jù)分析、搜索、機(jī)器學(xué)習(xí)、4G/5G無(wú)線、內(nèi)存內(nèi)數(shù)據(jù)處理、視頻分析及網(wǎng)絡(luò)處理等應(yīng)用，都已受益于可在多個(gè)系統(tǒng)部件中無(wú)縫移動(dòng)
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Xilinx、ARM、Cadence和臺(tái)積電構(gòu)建全球首款7納米CCIX測(cè)試芯片

　　賽靈思、Arm、Cadence和臺(tái)積公司今日宣布一項(xiàng)合作，將共同構(gòu)建首款基于臺(tái)積7納米FinFET工藝的支持芯片間緩存一致性(CCIX)的加速器測(cè)試芯片，并計(jì)劃在2018年交付。這一測(cè)試芯片旨在從硅芯片層面證明CCIX能夠支持多核高性能Arm CPU和FPGA加速器實(shí)現(xiàn)一致性互聯(lián)。　　出于功耗及空間方面的考慮，在數(shù)據(jù)中心內(nèi)對(duì)應(yīng)用進(jìn)行加速的需求日益增長(zhǎng)，諸如大數(shù)據(jù)分析、搜索、機(jī)器學(xué)習(xí)、4G/5G無(wú)線、內(nèi)存內(nèi)數(shù)據(jù)處理、視頻分析及網(wǎng)絡(luò)處理等應(yīng)用，都已受益于可在多個(gè)系統(tǒng)部件中無(wú)縫移動(dòng)數(shù)據(jù)的加速器引擎。CC
關(guān)鍵字： Xilinx 臺(tái)積電

第二屆全國(guó)大學(xué)生智能互聯(lián)創(chuàng)新大賽在重郵落幕

近日，由教育部高等學(xué)校電子信息類(lèi)專(zhuān)業(yè)教學(xué)指導(dǎo)委員會(huì)和中國(guó)電子學(xué)會(huì)聯(lián)合主辦，arm、Xilinx、ST、ADI、Google等公司協(xié)辦的 2017年第二屆“全國(guó)大學(xué)生智能互聯(lián)創(chuàng)新大賽”在重慶郵電大學(xué)舉行了全國(guó)總決賽，最終在四個(gè)組別的激烈角逐中十六支隊(duì)伍獲得了一等獎(jiǎng)，三支隊(duì)伍贏得了企業(yè)特別獎(jiǎng)。第二屆全國(guó)大學(xué)生智能互聯(lián)創(chuàng)新大賽從2017年1月份啟動(dòng)，歷時(shí)8個(gè)月，共吸引了560余支隊(duì)伍參賽。從參數(shù)的隊(duì)伍數(shù)量和學(xué)生人數(shù)上均比去年有顯著提升。本次大賽在吸收前一屆比賽的經(jīng)驗(yàn)基礎(chǔ)上，分成了智能交通、智能醫(yī)療、智能家居、智
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Xilinx 2017 OpenHW設(shè)計(jì)大賽及學(xué)術(shù)峰會(huì)獅城首秀

　　All Programmable技術(shù)和器件的全球領(lǐng)先企業(yè)賽靈思公司(Xilinx, Inc.)今天在2017年度OpenHW 設(shè)計(jì)大賽和學(xué)術(shù)峰會(huì)上宣布，此次大會(huì)將著重展示賽靈思 All Programmable 技術(shù)面向新加坡智慧城市和智慧校園計(jì)劃的優(yōu)勢(shì)。這個(gè)由賽靈思大學(xué)計(jì)劃(XUP)所發(fā)起的競(jìng)賽和大會(huì)系與新加坡科技設(shè)計(jì)大學(xué)(SUTD)聯(lián)合主辦，并得到新加坡經(jīng)濟(jì)發(fā)展局(EDB)的支持，致力于通過(guò)產(chǎn)學(xué)研結(jié)合，共同推動(dòng)基于賽靈思開(kāi)放式All&nb
關(guān)鍵字： Xilinx OpenHW