科普 | PCB制板基礎(chǔ)知識

PCB（PrintedCircuitBoard），中文名稱為印制電路板，又稱印刷電路板、印刷線路板，是重要的電子部件，是電子元器件的支撐體，是電子元器件電氣連接的提供者。由于它是采用電子印刷術(shù)制作的，故被稱為“印刷”電路板。

二、PCB在各種電子設(shè)備中作用和功能
1.焊盤：提供集成電路等各種電子元器件固定、裝配的機械支撐?！?br />2.走線：實現(xiàn)集成電路等各種電子元器件之間的布線和電氣連接（信號傳輸）或電絕緣。提供所要求的電氣特性，如特性阻抗等?！?br />3.綠油和絲印：為自動裝配提供阻焊圖形，為元器件插裝、檢查、維修提供識別字符和圖形。

三、PCB技術(shù)發(fā)展概要從1903年至今,若以PCB組裝技術(shù)的應用和發(fā)展角度來看,可分為三個階段1、通孔插裝技術(shù)(THT)階段PCB
1.金屬化孔的作用：
 (1).電氣互連---信號傳輸
 (2).支撐元器件---引腳尺寸限制通孔尺寸的縮小
a.引腳的剛性
b.自動化插裝的要求

2.提高密度的途徑
 (1)減小器件孔的尺寸，但受到元件引腳的剛性及插裝精度的限制，孔徑≥0.8mm
 (2)縮小線寬/間距：0.3mm—0.2mm—0.15mm—0.1mm
(3)增加層數(shù)：單面—雙面—4層—6層—8層—10層—12層—64層
2、表面安裝技術(shù)（SMT）階段PCB
1.導通孔的作用：僅起到電氣互連的作用，孔徑可以盡可能的小，堵上孔也可以。
2.提高密度的主要途徑
 (1).過孔尺寸急劇減小：0.8mm—0.5mm—0.4mm—0.3mm—0.25mm
 (2).過孔的結(jié)構(gòu)發(fā)生本質(zhì)變化：
a.埋盲孔結(jié)構(gòu)優(yōu)點：提高布線密度1/3以上、減小PCB尺寸或減少層數(shù)、提高可靠性、改善了特性阻抗控制，減小了串擾、噪聲或失真（因線短，孔?。?br />b.盤內(nèi)孔（hole in pad）消除了中繼孔及連線
 (3)薄型化：雙面板：1.6mm—1.0mm—0.8mm—0.5mm
 (4)PCB平整度：
a.概念：PCB板基板翹曲度和PCB板面上連接盤表面的共面性。
 b.PCB翹曲度是由于熱、機械引起殘留應力的綜合結(jié)果
c.連接盤的表面涂層：HASL、化學鍍NI/AU、電鍍NI/AU…
3 芯片級封裝(CSP)階段PCB
CSP開始進入急劇的變革于發(fā)展之中,推動PCB技術(shù)不斷向前發(fā)展，PCB工業(yè)將走向激光時代和納米時代。

四、PCB表面涂覆技術(shù)PCB表面涂覆技術(shù)是指阻焊涂覆(兼保護)層以外的可供電氣連接用的可焊性涂(鍍)覆層和保護層。按用途分類：
1.焊接用：因銅的表面必須有涂覆層保護，不然在空氣中很容易氧化。
2.接插件用：電鍍Ni/Au或化學鍍Ni/Au（硬金，含P及Co）
3.線焊用：wire bonding 工藝

熱風整平（HASL或HAL）
從熔融Sn/Pb焊料中出來的PCB經(jīng)熱風（230℃）吹平的方法。1.基本要求：
(1). Sn/Pb=63/37（重量比）
(2).涂覆厚度至少>3um
(3)避免形成非可焊性的Cu3Sn的出現(xiàn)， Cu3Sn出現(xiàn)的原因是錫量不足，如Sn/Pb合金涂覆層太薄，焊點組成由可焊的Cu6Sn5– Cu4Sn3-- Cu3Sn2—不可焊的Cu3Sn
2.工藝流程
去除抗蝕劑—板面清潔處理—印阻焊及字符—清潔處理—涂助焊劑— 熱風整平—清潔處理
3.缺點：
a.鉛錫表面張力太大，容易形成龜背現(xiàn)象。
b.焊盤表面不平整，不利于SMT焊接。化學鍍Ni/Au是指PCB連接盤上化學鍍Ni(厚度≥3um)后再鍍上一層0.05-0.15um薄金，或鍍上一層厚金(0.3-0.5um)。由于化學鍍層均勻，共面性好，并可提供多次焊接性能，因此具有推廣應用的趨勢。其中鍍薄金（0.05-0.1um）是為了保護Ni的可焊性，而鍍厚金（0.3-0.5um）是為了線焊(wire bonding)工藝需要。
　　
1.Ni層的作用：
a.作為Au、Cu之間的隔離層，防止它們之間相互擴散，造成其擴散部位呈疏松狀態(tài)。
b.作為可焊的鍍層，厚度至少>3um

2.Au的作用：
Au是Ni的保護層，厚度0.05-0.15之間，不能太薄，因金的氣孔性較大如果太薄不能很好的保護Ni，造成Ni氧化。其厚度也不能>0.15um，因焊點中會形成金銅合金Au3Au2(脆 ),當焊點中Au超過3%時，可焊性變差。
電鍍Ni/Au
鍍層結(jié)構(gòu)基本同化學Ni/Au，因采用電鍍的方式，鍍層的均勻性要差一些。
五、PCB設(shè)計輸出生產(chǎn)文件 注意事項1.需要輸出的層有：（1）.布線層包括頂層/底層/中間布線層；
（2）.絲印層包括頂層絲印/底層絲印；
（3）.阻焊層包括頂層阻焊和底層阻焊；
（4）.電源層包括VCC 層和GND 層；
（5）.另外還要生成鉆孔文件NCDrill。2. 如果電源層設(shè)置為Split/Mixed ，那么在AddDocument 窗口的Document 項選擇Routing 并且每次輸出光繪文件之前都要對PCB圖使用PourManager 的Plane Connect 進行覆銅；如果設(shè)置為CAMPlane 則選擇Plane 在設(shè)置Layer 項的時候要把Layer25 加上在Layer25 層中選擇Pads 和Vias。3. 在設(shè)備設(shè)置窗口按Device Setup 將Aperture 的值改為199。4. 在設(shè)置每層的Layer 時將BoardOutline 選上。5. 設(shè)置絲印層的Layer 時不要選擇PartType 選擇頂層底層和絲印層的Outline Text Line。6. 設(shè)置阻焊層的Layer 時選擇過孔表示過孔上不加阻焊。一般過孔都會組焊層覆蓋。
六、安規(guī)標識要求1. 保險管的安規(guī)標識齊全保險絲附近是否有6 項完整的標識，包括保險絲序號、熔斷特性、額定電流值、防爆特性、額定電壓值、英文警告標識。如F101 F3.15AH,250Vac, “CAUTION：For ContinuedProtection Against Risk of Fire，Replace Only With SameType and Rating of Fuse” 。若PCB上沒有空間排布英文警告標識，可將工，英文警告標識放到產(chǎn)品的使用說明書中說明。2. PCB上危險電壓區(qū)域標注高壓警示符PCB的危險電壓區(qū)域部分應用40mil 寬的虛線與安全電壓區(qū)域隔離，并印上高壓危險標識和“ DANGER!HIGHVOTAGE ” 。3. 原、付邊隔離帶標識清楚PCB的原、付邊隔離帶清晰，中間有虛線標識。4. PCB板安規(guī)標識應明確齊全。
七、PCB EMI設(shè)計在PCB設(shè)計中最常見的問題就是信號線跨越分割地或電源而產(chǎn)生EMI問題。為規(guī)避這種EMI問題下面就為大家介紹一下PCB設(shè)計中EMI設(shè)計的規(guī)范步驟。
1、IC的電源處理保證每個IC的電源PIN都有一個0.1μF的去耦電容，對于BGA CHIP，要求在BGA的四角分別有0.1μF、0.01μF的電容共8個。對走線的電源尤其要注意加濾波電容，如VTT等。這不僅對穩(wěn)定性有影響，對EMI也有很大的影響。一般去耦電容還是需要遵循芯片廠家要求。
2、時鐘線的處理1.建議先走時鐘線。2.頻率大于等于66M的時鐘線，每條過孔數(shù)不要超過2個，平均不得超過1.5個。3.頻率小于66M的時鐘線，每條過孔數(shù)不要超過3個，平均不得超過2.5個4.長度超過12inch的時鐘線，如果頻率大于20M，過孔數(shù)不得超過2個。5.如果時鐘線有過孔，在過孔的相鄰位置，在第二層（地層）和第三層（電源層）之間加一個旁路電容、如圖2.5-1所示，以確保時鐘線換層后，參考層（相鄰層）的高頻電流的回路連續(xù)。旁路電容所在的電源層必須是過孔穿過的電源層，并盡可能地靠近過孔，旁路電容與過孔的間距最大不超過300MIL。6.所有時鐘線原則上不可以穿島（跨越分割）。下面列舉了穿島的四種情形。時鐘、復位、100M以上信號以及一些關(guān)鍵的總線信號不能跨分割，至少有一個完整平面，優(yōu)選GND平面。
時鐘信號、高速信號和敏感信號禁止跨分割；差分信號必須對地平衡，避免單線跨分割。（盡量垂直跨分割
所有信號的高頻返回途徑都直接位于相鄰層信號線的正下方。在信號下面設(shè)置一個實體層可以顯著減少信號完整性和時序問題，這個實體層可以為該信號提供直接回路。當走線與層分割交叉不可避免時，應使用一個 0.01 uF 回路電容。如圖所示，當使用回路電容時，應盡可能靠近信號線與層分割的交叉點布置回路電容。

6.1 跨島出現(xiàn)在電源島與電源島之間。此時時鐘線在第四層的背面走線，第三層(電源層)有兩個電源島，且第四層的走線必須跨過這兩個島.6.2 跨島出現(xiàn)在電源島與地島之間。此時時鐘線在第四層的背面走線，第三層(電源層)的一個電源島中間有一塊地島，且第四層的走線必須跨過這兩個島。6.3 跨島出現(xiàn)在地島與地層之間。此時時鐘線在第一層走線，第二層(地層)的中間有一塊地島，且第一層的走線必須跨過地島，相當于地線被中斷。6.4 時鐘線下面沒有鋪銅。若條件限制實在做不到不穿島，保證頻率大于等于66M的時鐘線不穿島，頻率小于66M的時鐘線若穿島，必須加一個去耦電容形成鏡像通路。以圖6.1為例，在兩個電源島之間并靠近跨島的時鐘線，放置一個0.1UF的電容。
7.當面臨兩個過孔和一次穿島的取舍時，選一次穿島。8.時鐘線要遠離I/O一側(cè)板邊500MIL以上，并且不要和I/O線并行走，若實在做不到，時鐘線與I/O口線間距要大于50MIL。9.時鐘線走在第四層時，時鐘線的參考層（電源平面）應盡量為時鐘供電的那個電源面上，以其他電源面為參考的時鐘越少越好，另外，頻率大于等于66M的時鐘線參考電源面必須為3.3V電源平面。10.時鐘線打線時線間距要大于25MIL。11.時鐘線打線時進去的線和出去的線應該盡量遠。盡量避免類似圖A和圖C所示的打線方式，若時鐘線需換層，避免采用圖E的打線方式，采用圖F的打線方式。12.時鐘線連接BGA等器件時，若時鐘線換層，盡量避免采用圖G的走線形式,過孔不要在BGA下面走,最好采用圖H的走線形式。13.注意各個時鐘信號，不要忽略任何一個時鐘，包括AUDIO CODEC的AC_BITCLK，尤其注意的是FS3-FS0,雖然說從名稱上看不是時鐘，但實際上跑的是時鐘，要加以注意。14.Clock Chip上拉下拉電阻盡量靠近Clock Chip。
3、I/O口的處理1.各I/O口包括PS/2、USB、LPT、COM、SPEAK OUT、 GAME分成一塊地，最左與最右與數(shù)字地相連，寬度不小于200MIL或三個過孔，其他地方不要與數(shù)字地相連。2.若COM2口是插針式的，盡可能靠近I/O地。3.I/O電路EMI器件盡量靠近I/O SHIELD。4.I/O口處電源層與地層單獨劃島，且Bottom和TOP層都要鋪地，不許信號穿島（信號線直接拉出PORT，不在I/O PORT中長距離走線）。
4、幾點說明1.對EMI設(shè)計規(guī)范，設(shè)計工程師要嚴格遵守，EMI工程師有檢查的權(quán)力，違背EMI設(shè)計規(guī)范而導至EMI測試FAIL，責任由設(shè)計工程師承擔。2.EMI工程師對設(shè)計規(guī)范負責，對嚴格遵守EMI設(shè)計規(guī)范，但仍然EMI測試FAIL，EMI工程師有責任給出解決方案，并總結(jié)到EMI設(shè)計規(guī)范中來。3.EMI工程師對每一個外設(shè)口的EMI測試負有責任，不可漏測。4.每個PCB設(shè)計工程師有對該設(shè)計規(guī)范作修改的建議權(quán)和質(zhì)疑的權(quán)力。EMI工程師有責任回答質(zhì)疑，對工程師的建議通過實驗后證實后加入設(shè)計規(guī)范。5.EMI工程師有責任降低EMI設(shè)計的成本，減少磁珠的使用個數(shù)。
八、PCB設(shè)計的ESD抑止PCB布線是ESD防護的一個關(guān)鍵要素，合理的PCB設(shè)計可以減少故障檢查及返工所帶來的不必要成本。在PCB設(shè)計中，由于采用了瞬態(tài)電壓抑止器(TVS)二極管來抑止因ESD放電產(chǎn)生的直接電荷注入，因此PCB設(shè)計中更重要的是克服放電電流產(chǎn)生的電磁干擾(EMI)電磁場效應。本文將提供可以優(yōu)化ESD防護的PCB設(shè)計準則。1、電路環(huán)路電流通過感應進入到電路環(huán)路，這些環(huán)路是封閉的，并具有變化的磁通量。電流的幅度與環(huán)的面積成正比。較大的環(huán)路包含有較多的磁通量，因而在電路中感應出較強的電流。因此，必須減少環(huán)路面積。最常見的環(huán)路由電源和地線所形成。在可能的條件下，可以采用具有電源及接地層的多層PCB設(shè)計。多層電路板不僅將電源和接地間的回路面積減到最小，而且也減小了ESD脈沖產(chǎn)生的高頻EMI電磁場。如果不能采用多層電路板，那么用于電源線和接地的線必須連接成網(wǎng)格狀。網(wǎng)格連接可以起到電源和接地層的作用，用過孔連接各層的印制線，在每個方向上過孔連接間隔應該在6厘米內(nèi)。另外，在布線時，將電源和接地印制線盡可能靠近也可以降低環(huán)路面積。減少環(huán)路面積及感應電流的另一個方法是減小互連器件間的平行通路。當必須采用長于30厘米的信號連接線時，可以采用保護線。一個更好的辦法是在信號線附近放置地層。信號線應該距保護線或接地線層13毫米以內(nèi)。將每個敏感元件的長信號線(>30厘米)或電源線與其接地線進行交叉布置。交叉的連線必須從上到下或從左到右的規(guī)則間隔布置。2、電路連線長度長的信號線也可成為接收ESD脈沖能量的天線，盡量使用較****號線可以降低信號線作為接收ESD電磁場天線的效率。盡量將互連的器件放在相鄰位置，以減少互連的印制線長度。3、地電荷注入ESD對地線層的直接放電可能損壞敏感電路。在使用TVS二極管的同時還要使用一個或多個高頻旁路電容器，這些電容器放置在易損元件的電源和地之間。旁路電容減少了電荷注入，保持了電源與接地端口的電壓差。TVS使感應電流分流，保持TVS鉗位電壓的電位差。TVS及電容器應放在距被保護的IC盡可能近的位置，要確保TVS到地通路以及電容器管腳長度為最短，以減少寄生電感效應。
九、PCB生產(chǎn)中Mark點設(shè)計1.pcb必須在板長邊對角線上有一對應整板定位的Mark點，板上集成電路引腳中心距小于0.65mm的芯片需在集成電路長邊對角線上有一對對應芯片定位的Mark點；pcb雙面都有貼片件時，則pcb的兩面都按此條加Mark點。2.pcb邊需留5mm工藝邊（機器夾持PCB最小間距要求），同時應保證集成電路引腳中心距小于0.65mm的芯片要距離板邊大于13mm(含工藝邊)；板四角用Ф5圓弧倒角。pcb應采用拼板方式，從目前pcb翅曲程度考慮，最佳拼接長度約為200mm，（設(shè)備加工尺寸：長度最大為330mm；寬度最大為250mm），在寬度方向盡量不拼以防止在生產(chǎn)過程中彎曲。如下圖：

3.MARK點作用及類別Mark點也叫基準點，為裝配工藝中的所有步驟提供共同的可測量點，保證了裝配使用的每個設(shè)備能精確地定位電路圖案。因此，Mark點對SMT生產(chǎn)至關(guān)重要
4.我部推薦的MARK點設(shè)計規(guī)范1）形狀：建議Mark點標記為直徑：R=1.0mm實心圓；2）組成一個完整的MARK點包括：標記點（或特征點）和空曠區(qū)域。


3）位置：Mark點位于單板或拼板上的對角線相對位置且盡可能地距離分開;最好分布在最長對角線位置（如MARK點位置圖）。
4）為保證貼裝精度的要求，SMT要求：每塊PCB內(nèi)必須至少有一對符合設(shè)計要求的可供SMT機器識別的MARK點，同時必須有單板MARK(拼板時)，拼板MARK或組合MARK只起輔助定位的作用。5）拼板時，每一單板的MARK點相對位置必須一樣。不能因為任何原因而挪動拼板中任一單板上MARK點的位置，而導致各單板MARK點位置不對稱；6）PCB上所有MARK點只有滿足：在同一對角線上且成對出現(xiàn)的兩個MARK，方才有效。因此MARK點都必須成對出現(xiàn)，才能使用（MARK點位置圖）。7）MARK點（空曠區(qū)邊緣）距離PCB邊緣必須≥5.0mm（機器夾持PCB最小間距要求）（如MARK點位置圖）。


8）尺寸A.Mark點標記最小的直徑為1.0mm，最大直徑是3.0mm,Mark點標記在同一塊印制板上尺寸變化不能超過25 微米；B.特別強調(diào)：同一板號PCB上所有Mark點的大小必須一致（包括不同廠家生產(chǎn)的同一板號的PCB）；C.建議將所有的Mark點標記直徑統(tǒng)一設(shè)為1.0mm。9）空曠區(qū)要求在Mark點標記周圍，必須有一塊沒有其它電路特征或標記的空曠面積。空曠區(qū)圓半徑 r≥2R , R為MARK點半徑,r達到3R時，機器識別效果更好。
10）材料Mark點標記可以是裸銅、清澈的防氧化涂層保護的裸銅。如果使用阻焊(soldermask)，不應該覆蓋Mark點或其空曠區(qū)域11）MARK點的光亮度應保持一致。12）平整度：Mark點標記的表面平整度應該在15 微米之內(nèi)。13）對比度A.當Mark點標記與印制板的基質(zhì)材料之間有高對比度時可達到最佳的識別性能B.對于所有Mark點的內(nèi)層背景必須相同
以下在補點他人這方面的經(jīng)驗，作為參考
MARK點分類：1)Mark點用于錫膏印刷和元件貼片時的光學定位。根據(jù)Mark點在PCB上的作用，可分為拼板Mark點、單板Mark點、局部Mark點(也稱器件級MARK點)，2)拼板的工藝邊上和不需拼板的單板上應至少有三個Mark點，呈L形分布，且對角Mark點關(guān)于中心不對稱。3）如果雙面都有貼裝元器件，則每一面都應該有Mark點。4)需要拼板的單板上盡量有Mark點，如果沒有放置Mark點的位置，在單板上可不放置Mark點。5)引線中心距≤0.5 mm的QFP以及中心距≤0.8 mm的BGA等器件，應在通過該元件中心點對角線附近的對角設(shè)置局部Mark點，以便對其精確定位。6)如果幾個SOP器件比較靠近(≤100mm)形成陣列，可以把它們看作一個整體，在其對角位置設(shè)計兩個局部Mark點。
設(shè)計說明和尺寸要求：1)Mark點的形狀是直徑為1mm的實心圓，材料為銅，表面噴錫，需注意平整度，邊緣光滑、齊整，顏色與周圍的背景色有明顯區(qū)別；阻焊開窗與Mark點同心，對于拼板和單板直徑為3mm，對于局部的Mark點直徑為1mm,2)單板上的Mark點，中心距板邊不小于5mm；工藝邊上的Mark點，中心距板邊不小于3mm。3)為了保證印刷和貼片的識別效果，Mark點范圍內(nèi)應無焊盤、過孔、測試點、走線及絲印標識等，不能被V-CUT槽所切造成機器無法辨識。4)為了增加Mark點和基板之間的對比度，可以在Mark點下面敷設(shè)銅箔。同一板上的Mark點其內(nèi)層背景要相同，即Mark點下有無銅箔應一致。5)對于單板和拼板的Mark點應當作元件來設(shè)計，對于局部的Mark點應作為元件封裝的一部分設(shè)計。便于賦予準確的坐標值進行定位。
PCB設(shè)計之光學基準點！在有貼片元件的PCB板上，為了對PCB整板進行定位，通常需要在PCB板的四個角放置光學定位點,一般放三個即可。常見的基準點主要有三種：拼板基準點，單元基準點，局部基準點。
基準點結(jié)構(gòu)

（1）拼板基準點和單元基準點形狀/大?。褐睆綖?0mil 的實心圓。阻焊開窗：和基準點同心的圓形，大小為基準點直徑的兩倍。在 2mm直徑的邊緣處要求有一圓形或八邊形的銅線作保護圈用。同一板上的光學定位基準符號其內(nèi)層背景要相同，即三個基準符號下有無銅箔應一致。
（2）局部基準點間距≤0.4mm的QFP和間距≤0.8mm BGA、CSP、FC等器件需要放置局部基準點。大小/形狀：直徑為40mil 的實心圓。阻焊開窗：大小按普通焊盤處理，外圈銅環(huán)可不要。
基準點放置：一般原則 ：過SMT設(shè)備加工的單板必須放置基準點。單面基準點數(shù)量≥3。單面布局時，只需元件面放置基準點。. A5 I5 ^0 L- z1 m+ P PCB雙面布局時，基準點雙面放置。雙面放置的基準點，除鏡像拼板外，正反兩面的基準點位置要求基本一致。見下圖。
（1） 拼板的基準點放置拼板需要放置拼板基準點、單元基準點。拼板基準點和單元基準點數(shù)量各為三個。在板邊呈“L”形分布，盡量遠離。拼板基準點的位置要求見下圖A。采用鏡相對稱拼板時，輔助邊上的基準點必須滿足翻轉(zhuǎn)后重合的要求，參見下圖B
（2） 單元板的基準點放置基準點數(shù)量為三個，在板邊呈“L”形分布，各基準點之間的距離盡量遠?；鶞庶c距離板邊必須大于5mm，如不能保證四個邊都滿足，則至少要保證傳送邊滿足要求。
十、時鐘PCB走線設(shè)計的注意事項

1. 布局
• 時鐘晶體和相關(guān)電路應布置在PCB的中央位置并且要有良好的地層，而不是靠近I/O接口處。不可將時鐘產(chǎn)生電路做成子卡或者子板的形式，必須做在單獨的時鐘板上或者承載板上。如下圖所示，綠色框中部分下一層最好不要走線

• 在PCB時鐘電路區(qū)域只布與時鐘電路有關(guān)的器件，避免布設(shè)其他電路，晶體附近或者下面不要布其他信號線：在時鐘發(fā)生電路、晶體下使用地平面，若其他信號穿過該平面，違反了映像平面功能，如果讓信號穿越這個地平面的話，就會存在很小的地環(huán)路并影響地平面的連續(xù)性，這些地環(huán)路在高頻時將會產(chǎn)生問題。
• 對于時鐘晶體、時鐘電路，可以采用屏蔽措施進行屏蔽處理；
• 若時鐘外殼為金屬，則PCB設(shè)計時一定要在晶體下方鋪銅，并保證此部分與完整的地平面有良好的電氣連接（通過多孔接地）。

時鐘晶體下面鋪地的好處：晶體振蕩器內(nèi)部的電路會產(chǎn)生射頻電流，如果晶體是金屬外殼封裝的，直流電源腳是直流電壓參考和晶體內(nèi)部射頻電流回路參考的依靠，通過地平面釋放外殼被射頻輻射產(chǎn)生的瞬態(tài)電流。總之，金屬外殼是一個單端天線，最近的映像層、地平面層有時兩層或者更多層做為射頻電流對地的輻射耦合作用是足夠的。晶體下鋪地對散熱也是有好處的。時鐘電路和晶體下鋪地將提供一個映像平面，可以降低對相關(guān)晶體和時鐘電路產(chǎn)生共模電流，從而降低射頻輻射，地平面對差模射頻電流同樣有吸收作用，這個平面必須通過多點連接到完整的地平面上，并要求通過多個過孔，這樣可以提供低的阻抗，為增強這個地平面的效果，時鐘發(fā)生電路應該與這個地平面靠近。

• SMT封裝的晶體將比金屬外殼的晶體有更多的射頻能量輻射：因為表貼晶體大多是塑料封裝，晶體內(nèi)部的射頻電流會向空間輻射并耦合到其他器件。
  
1. 共用時鐘走線對快速上升沿信號及時鐘信號采用輻射狀拓撲連接好于采用單個公共驅(qū)動源的網(wǎng)絡(luò)串接，每個走線應該根據(jù)其特性阻抗采取端接措施來布線。
   
2. 時鐘傳輸線要求及PCB分層時鐘走線原則：在緊鄰時鐘走線層安排完整的映像平面層，減小走線的長度并進行阻抗控制。

錯誤的跨層走線和阻抗不匹配會導致：

• 走線使用過孔和跳轉(zhuǎn)導致映像回路的不完整性；
• 映像平面上由于器件信號管腳上電壓隨著信號的變化而變化產(chǎn)生的浪涌電壓；
• 如果走線沒有考慮3W原則的話，不同時鐘信號會引起串擾；時鐘信號的布線

• 時鐘線一定要走在多層PCB板的內(nèi)層。并且一定要走帶狀線；如果要走在外層，只能走微帶線。
• 走在內(nèi)層能保證完整的映像平面，它可以提供一個低阻抗射頻傳輸路徑，并產(chǎn)生磁通量，以抵消它們的源傳輸線的磁通量，源和返回路徑的距離越近，則消磁就越好。由于增強了消磁能力，高密PCB板的每個完整平面映像層可提供6－8dB的抑制。
• 時鐘布多層板的好處：有一層或者多層可以專門用于完整的電源和地平面，可以設(shè)計成好的去藕系統(tǒng)，減小地環(huán)路的面積，降低了差模輻射，減小了EMI，減小了信號和電源返回路徑的阻抗水平，可以保持全程走線阻抗的一致性，減小了鄰近走線間的串擾等。

十一、PCB疊層設(shè)計在設(shè)計多層PCB電路板之前，設(shè)計者需要首先根據(jù)電路的規(guī)模、電路板的尺寸和電磁兼容（EMC）的要求來確定所采用的電路板結(jié)構(gòu)，也就是決定采用4層，6層，還是更多層數(shù)的電路板。確定層數(shù)之后，再確定內(nèi)電層的放置位置以及如何在這些層上分布不同的信號。這就是多層PCB層疊結(jié)構(gòu)的選擇問題。層疊結(jié)構(gòu)是影響PCB板EMC性能的一個重要因素，也是抑制電磁干擾的一個重要手段。本節(jié)將介紹多層PCB板層疊結(jié)構(gòu)的相關(guān)內(nèi)容。對于電源、地的層數(shù)以及信號層數(shù)確定后，它們之間的相對排布位置是每一個PCB工程師都不能回避的話題；　　層的排布一般原則：1、確定多層PCB板的層疊結(jié)構(gòu)需要考慮較多的因素。從布線方面來說，層數(shù)越多越利于布線，但是制板成本和難度也會隨之增加。對于生產(chǎn)廠家來說，層疊結(jié)構(gòu)對稱與否是PCB板制造時需要關(guān)注的焦點，所以層數(shù)的選擇需要考慮各方面的需求，以達到最佳的平衡。對于有經(jīng)驗的設(shè)計人員來說，在完成元器件的預布局后，會對PCB的布線瓶頸處進行重點分析。結(jié)合其他EDA工具分析電路板的布線密度；再綜合有特殊布線要求的信號線如差分線、敏感信號線等的數(shù)量和種類來確定信號層的層數(shù)；然后根據(jù)電源的種類、隔離和抗干擾的要求來確定內(nèi)電層的數(shù)目。這樣，整個電路板的板層數(shù)目就基本確定了。2、元件面下面（第二層）為地平面，提供器件屏蔽層以及為頂層布線提供參考平面；敏感信號層應該與一個內(nèi)電層相鄰（內(nèi)部電源/地層），利用內(nèi)電層的大銅膜來為信號層提供屏蔽。電路中的高速信號傳輸層應該是信號中間層，并且夾在兩個內(nèi)電層之間。這樣兩個內(nèi)電層的銅膜可以為高速信號傳輸提供電磁屏蔽，同時也能有效地將高速信號的輻射限制在兩個內(nèi)電層之間，不對外造成干擾。 3、所有信號層盡可能與地平面相鄰；
4、盡量避免兩信號層直接相鄰；相鄰的信號層之間容易引入串擾，從而導致電路功能失效。在兩信號層之間加入地平面可以有效地避免串擾。5、主電源盡可能與其對應地相鄰；
6、兼顧層壓結(jié)構(gòu)對稱。
7、對于母板的層排布，現(xiàn)有母板很難控制平行長距離布線，對于板級工作頻率在50MHZ以上的（50MHZ以下的情況可參照，適當放寬），建議排布原則：
　　元件面、焊接面為完整的地平面（屏蔽）；
　　無相鄰平行布線層；
　　所有信號層盡可能與地平面相鄰；
　　關(guān)鍵信號與地層相鄰，不跨分割區(qū)。
注：具體PCB的層的設(shè)置時，要對以上原則進行靈活掌握，在領(lǐng)會以上原則的基礎(chǔ)上，根據(jù)實際單板的需求，如：是否需要一關(guān)鍵布線層、電源、地平面的分割情況等，確定層的排布，切忌生搬硬套，或摳住一點不放。8、多個接地的內(nèi)電層可以有效地降低接地阻抗。例如，A信號層和B信號層采用各自單獨的地平面，可以有效地降低共模干擾。
常用的層疊結(jié)構(gòu):
4層板下面通過 4 層板的例子來說明如何優(yōu)選各種層疊結(jié)構(gòu)的排列組合方式。
對于常用的 4 層板來說，有以下幾種層疊方式（從頂層到底層）。（1）Siganl_1（Top），GND（Inner_1），POWER（Inner_2），Siganl_2（Bottom）。（2）Siganl_1（Top），POWER（Inner_1），GND（Inner_2），Siganl_2（Bottom）。（3）POWER（Top），Siganl_1（Inner_1），GND（Inner_2），Siganl_2（Bottom）。顯然，方案 3 電源層和地層缺乏有效的耦合，不應該被采用。那么方案 1 和方案 2 應該如何進行選擇呢？一般情況下，設(shè)計人員都會選擇方案 1 作為 4層板的結(jié)構(gòu)。選擇的原因并非方案 2 不可被采用，而是一般的 PCB 板都只在頂層放置元器件，所以采用方案 1 較為妥當。但是當在頂層和底層都需要放置元器件，而且內(nèi)部電源層和地層之間的介質(zhì)厚度較大，耦合不佳時，就需要考慮哪一層布置的信號線較少。對于方案 1而言，底層的信號線較少，可以采用大面積的銅膜來與 POWER 層耦合；反之，如果元器件主要布置在底層，則應該選用方案 2 來制板。如果采用如圖 11-1 所示的層疊結(jié)構(gòu)，那么電源層和地線層本身就已經(jīng)耦合，考慮對稱性的要求，一般采用方案 1。
6層板在完成 4 層板的層疊結(jié)構(gòu)分析后，下面通過一個 6 層板組合方式的例子來說明 6 層板層疊結(jié)構(gòu)的排列組合方式和優(yōu)選方法。（1）Siganl_1（Top），GND（Inner_1），Siganl_2（Inner_2），Siganl_3（Inner_3），POWER（Inner_4），Siganl_4（Bottom）。方案 1 采用了 4 層信號層和 2 層內(nèi)部電源/接地層，具有較多的信號層，有利于元器件之間的布線工作，但是該方案的缺陷也較為明顯，表現(xiàn)為以下兩方面。① 電源層和地線層分隔較遠，沒有充分耦合。② 信號層 Siganl_2（Inner_2）和 Siganl_3（Inner_3）直接相鄰，信號隔離性不好，容易發(fā)生串擾。（2）Siganl_1（Top），Siganl_2（Inner_1），POWER（Inner_2），GND（Inner_3），Siganl_3（Inner_4），Siganl_4（Bottom）。方案 2 相對于方案 1，電源層和地線層有了充分的耦合，比方案 1 有一定的優(yōu)勢，但是 Siganl_1（Top）和 Siganl_2（Inner_1）以及 Siganl_3（Inner_4）和 Siganl_4（Bottom）信號層直接相鄰，信號隔離不好，容易發(fā)生串擾的問題并沒有得到解決。（3）Siganl_1（Top），GND（Inner_1），Siganl_2（Inner_2），POWER（Inner_3），GND（Inner_4），Siganl_3（Bottom）。相對于方案 1 和方案 2，方案 3 減少了一個信號層，多了一個內(nèi)電層，雖然可供布線的層面減少了，但是該方案解決了方案 1 和方案 2 共有的缺陷。① 電源層和地線層緊密耦合。② 每個信號層都與內(nèi)電層直接相鄰，與其他信號層均有有效的隔離，不易發(fā)生串擾。③ Siganl_2（Inner_2）和兩個內(nèi)電層 GND（Inner_1）和 POWER（Inner_3）相鄰，可以用來傳輸高速信號。兩個內(nèi)電層可以有效地屏蔽外界對 Siganl_2（Inner_2）層的干擾和Siganl_2（Inner_2）對外界的干擾。
綜合各個方面，方案 3 顯然是最優(yōu)化的一種，同時，方案 3 也是 6 層板常用的層疊結(jié)構(gòu)。通過對以上兩個例子的分析，相信讀者已經(jīng)對層疊結(jié)構(gòu)有了一定的認識，但是在有些時候，某一個方案并不能滿足所有的要求，這就需要考慮各項設(shè)計原則的優(yōu)先級問題。遺憾的是由于電路板的板層設(shè)計和實際電路的特點密切相關(guān)，不同電路的抗干擾性能和設(shè)計側(cè)重點各有所不同，所以事實上這些原則并沒有確定的優(yōu)先級可供參考。但可以確定的是，設(shè)計原則 2（內(nèi)部電源層和地層之間應該緊密耦合）在設(shè)計時需要首先得到滿足，另外如果電路中需要傳輸高速信號，那么設(shè)計原則 3（電路中的高速信號傳輸層應該是信號中間層，并且夾在兩個內(nèi)電層之間）就必須得到滿足。
10層板PCB典型10層板設(shè)計
一般通用的布線順序是TOP--GND---信號層---電源層---GND---信號層---電源層---信號層---GND---BOTTOM
本身這個布線順序并不一定是固定的，但是有一些標準和原則來約束：如top層和bottom的相鄰層用GND，確保單板的EMC特性；如每個信號層優(yōu)選使用GND層做參考平面；整個單板都用到的電源優(yōu)先鋪整塊銅皮；易受干擾的、高速的、沿跳變的優(yōu)選走內(nèi)層等等。

 問題點     產(chǎn)品有8組網(wǎng)口與光口，測試時發(fā)現(xiàn)第八組光口與芯片間的信號調(diào)試不通，導致光口8調(diào)試不通，無法工作，其他7組光口通信正常。

   根據(jù)客戶端提供的信息，確認為L6層光口8與芯片8之間的兩條差分阻抗線調(diào)試不通；

影響阻抗信號因素分析：
線路圖分析：客戶L56層阻抗設(shè)計較為特殊，L6層阻抗參考L5/L7層，L5層阻抗參考L4/L6層，其中L5/L6層互為參考層，中間未做地層屏蔽，光口8與芯片8之間線路較長，L6層與L5層間存在較長的平行信號線（約30%長度）容易造成相互干擾，從而影響了阻抗的精準度，阻抗線的設(shè)計屏蔽層不完整，也造成阻抗的不連續(xù)性，其他7組部分也有相似問題，但相對較輕微。
    L56層存在特殊設(shè)計（均為信號層，存在差分阻抗平行設(shè)計、相鄰阻抗層間未設(shè)計參考地層），客戶端未充分考慮相鄰層走線存在的干擾，導致調(diào)試不通問題。與客戶溝通對疊層進行優(yōu)化，將L45、L56、L67層結(jié)構(gòu)進行了調(diào)整，介質(zhì)層厚度分別由20.87mil、6mil、13mil 調(diào)整為5.12mil、22.44mil、5.12mil，將而L4、L7間的參考地層間的距離拉近，L56層互為參考且屏蔽不足的線路層距離拉遠，減少干擾。

優(yōu)化后的疊層結(jié)構(gòu)：

通過調(diào)整疊層結(jié)構(gòu)，拉大L56層相鄰信號層之間的距離，串擾造成的系統(tǒng)故障問題得到解決。