巨頭們發(fā)力先進封裝

來源：電子與封裝

ECTC 是先進封裝領(lǐng)域首屈一指的會議，在會上會討論一些先進封裝領(lǐng)域我們最喜歡的一些主題，例如混合鍵合、共同封裝光學(xué)器件等。還有一些交易和供應(yīng)鏈細節(jié)，我們也可以專門詳細介紹與這些主題相關(guān)的內(nèi)容。
今年，筆者參加了 2022 年 IEEE 第 72 屆電子元件和技術(shù)會議。在這里，我們將討論的重點包括臺積電的 CoWoS-R+、臺積電的第四代 SoIC（3 微米間距混合鍵合）、英特爾和 CEA-LETI 自對準集體（collective）裸片到晶圓混合鍵合、三星對包括混合鍵合在內(nèi)的monolithic vs MCM vs 2.5D vs 3D 的研究。以及SK海力士、美光和聯(lián)發(fā)科等在先進封裝方面的研究。
臺積電的 CoWoS-R+

正如大家所知道，CoWoS 是一種chip last 封裝技術(shù)。CoWoS 通常是通過將有源硅dies放置在無源硅中介層之上來完成的，但這非常昂貴。因此，臺積電開發(fā)了 CoWoS-R，它使用具有 RDL 層的有機基板，這是一種更便宜的技術(shù)。CoWoS-R 還沒有到產(chǎn)品出貨階段，但有一些產(chǎn)品來了。我們知道的第一款此類產(chǎn)品來自 AMD。坦率地說，這個技術(shù)這太神奇了。
臺積電并沒有止步于 CoWoS R，CoWoS-R+ 在這項技術(shù)上不斷發(fā)展。

要理解的關(guān)鍵概念之一是die-to-die連接的距離。HBM 是目前將AI 和高性能計算的內(nèi)存帶寬提高到合理水平的唯一方法。隨著最初的 HBM 以每個pad 1Gbps 的速度出現(xiàn)，現(xiàn)在的HBM2 和 HBM2E 一代迅速增長到 2.4Gbps 和 3.2Gbps。HBM3 將一路達到 6.4Gbps。封裝寬度也從 HBM2 的 7.8mm 增長到 HBM2E 的 10mm 到 11mm，這意味著互連長度現(xiàn)在增長到大約 5.5。
簡而言之，“線”需要傳輸更快的數(shù)據(jù)速率，同時還要走更長的距離。這是非常難以做到的，并且會產(chǎn)生大量噪聲，從而降低信號完整性。
另一個問題是，隨著摩爾定律的放緩與日益增長的性能需求作斗爭，芯片的功率正在爆炸式增長。Nvidia 的 Hopper 已經(jīng)擁有 700W的功率，但未來封裝將激增至千瓦級。HBM3 也比 HBM2E 更耗電。通過封裝的更多功率也可能會產(chǎn)生更多噪聲，從而降低信號完整性。
臺積電開發(fā)了一種新的高密度 IPD 來解決這個問題。簡而言之，臺積電客戶可以在 CoWoS R+ 上實現(xiàn) 6.4Gbps HBM3，但在 CoWoS R 上卻不行。高密度 IPD 對于增加額外電容以平滑供電很重要。如Graphcore 就是在使用臺積電的SoIC混合鍵合之后，在不大幅提高功耗的情況下，將產(chǎn)品的時鐘提升了40%。

臺積電還分享了mbedded bridge die的更多發(fā)展。該橋與頂部有源芯片之間的互連可以降至 24 微米。臺積電現(xiàn)在可以實現(xiàn)與 CoWoS-S（全無源硅中介層）相匹配的 3 倍reticle限制。未來，他們的路線圖將達到 45 倍reticle尺寸，這意味著使用chip last工藝的復(fù)雜芯片可用于晶圓級封裝。與此同時，CoWoS-S 僅在明年擴展至 4 倍。
臺積電第 4 代 SoIC，實現(xiàn) 3 微米間距混合鍵合

臺積電展示了他們的第 4代混合鍵合技術(shù)的研究，該技術(shù)可以實現(xiàn)每平方毫米100,000個bond pads 的成就。鑒于只有 AMD 和臺積電交付了一個 SoIC 設(shè)備，很高興看到迄今為止在某些方面取得了切實進展。該器件在 17 微米與第一代 SoIC 能夠?qū)崿F(xiàn)的 9 微米相比相助放松。

臺積電的混合間和的過程大致相同。他們從完成的晶圓開始，形成一個新的bonds pad，蝕刻它，沉積一個seed層，電鍍。接下來，他們對頂部die晶圓進行減薄和切割。特別注意保持它們的清潔。完成等離子激活，并粘合die。
臺積電的論文展示了 SoIC 的良率，這非常有趣。這是在尺寸為 6mm x 6mm 的測試裸片上使用菊花鏈測試（daisy chain test ）結(jié)構(gòu)，這和 AMD 的 V-Cache 的裸片尺寸一樣方便。
晶圓上芯片（chip on wafer ）混合鍵合中最慢的步驟之一是——BESI 工具物理地拾取die并將其放置在底部晶圓上。這個綁定步驟嚴重影響準確性，吞吐量與準確性是一場非常大的戰(zhàn)斗。具有 3 微米 TSV 間距的臺積電展示的良率沒有差異，電阻在小于 0.5 微米的未對準時沒有顯著變化，鍵合良率達到 98%。
從 0.5 微米到 1 微米，它們的良率確實提升了了，但它們的菊花鏈結(jié)構(gòu)的最后 10% 的電阻急劇增加。間距大于 1 微米，它們的良率為 60%，所有測量的結(jié)構(gòu)都超過了它們的電阻規(guī)格。0.5 微米是一個非常重要的水平，因為 BESI 聲稱其 8800 Ultra 工具的精度小于 200 納米，盡管我們聽說它更像是 0.5 微米，具有很大的差異，即使吞吐量是工具額定規(guī)格的一半。

臺積電還展示了更薄的阻擋層（thinner barrier layer），這也讓整個堆棧的接觸電阻（contact resistance）更好。此外，臺積電認為 SoIC 更可靠。這包括更廣泛的工作溫度范圍。但當(dāng) AMD 完全在其 5800X3D 臺式機芯片上鎖定超頻和修改功率時，許多人感到失望。這可能只是第一代的一個小問題。由于 TSMC 的 Cu 合金進行了改進，并且隨著 SoIC gen 4 間距減小，它們似乎正在提高其可靠性和良率。
英特爾和 CEA-LETI的Collective Die to Wafer混合鍵合

我們知道，晶圓上芯片（Die on wafer ）的精度遠低于晶圓上晶圓（wafer on wafe）鍵合。它也慢得多。例如，盡管 Besi 聲稱每小時放置 2,000 個die，即使到了 1 微米的精度，吞吐量仍能降至每小時放置 1,000 個芯片以下。另一方面，晶圓上的晶圓（wafer on wafe）鍵合也存在許多與無法進行異質(zhì)集成以及無法在鍵合步驟之前對die進行bin/test有關(guān)的問題。Collective Die to Wafer允許比芯片到晶圓（die to wafer）鍵合更高的精度和吞吐量，同時還提供test、bin和實現(xiàn)異構(gòu)集成的能力。
英特爾和 CEA-LETI 將Collective Die to Wafer與自對準技術(shù)相結(jié)合，實現(xiàn)了 150 納米的平均未對準（mean misalignment，比die to wafer更準確）并具有更高的吞吐量。自對準技術(shù)非?？?。他們利用水滴的毛細作用力在修改后的拾取和放置工具將其快速但不太準確地放置在所需位置后使對齊更加準確。隨著水的蒸發(fā)，產(chǎn)生直接鍵合，無需任何其他中間材料。然后，鍵合晶片進入標準退火步驟，加強鍵合。

除了水滴沉積（water droplet ）之外，唯一獨特的步驟是在粘合部位應(yīng)用親水和疏水材料，這可以用納米覆蓋精度進行光刻定義。這不是一個沒有問題的過程。有許多與分配水、液滴特性、冷凝和粘合過程有關(guān)的問題。英特爾和 CEA-LETI 以 3 個指標展示了結(jié)果。Collection Yield是指在die上捕獲的水滴。Bonding yield 是指成功鍵合的dies數(shù)量。Alignment yield是指具有亞微米精度的die數(shù)量。

他們嘗試了各種工藝的矩陣，其最好的方法實現(xiàn)了 98% 的bond yiled和 100% 的其他步驟?？倢示攘钊梭@嘆，所有die的對準精度都低于 1 微米，大多數(shù)die的對準精度低于 0.2 微米。英特爾和 CEA-LETI 嘗試使用多種不同的die尺寸實現(xiàn)這一點，這個過程在非常高的縱橫比die上非常出色，這非常有趣。

三星 Monolithic vs MCM vs 2.5D vs 3D，包括混合鍵合

三星在面積和功率方面對先進封裝的成本進行了非常有趣的研究。他們比較了兩種主要的設(shè)計類型，一種是帶寬受限的 (HPC/AI)，一種是延遲受限的 (CPU)。

用于 HPC 和 AI 的單片 2D 芯片的面積為 450平方毫米。它被切成薄片（sliced up）并使用先進的封裝將其粘合在一起。MCM 變體的功耗增加了 2.1%，芯片面積增加了 5.6%。2.5D設(shè)計，功率提升1.1%，面積增加2.4%。3D 設(shè)計的功率增加了 0.04%，但面積增加了 2.4%。這些結(jié)果當(dāng)然是理想的，在現(xiàn)實世界中，與布局規(guī)劃和布局問題相關(guān)的開銷會更多。

SK 海力士 Wafer On Wafer 混合鍵合 DRAM

SK 海力士介紹了他們對晶圓混合鍵合工藝的研究。用于先進封裝的晶圓鍵合技術(shù)已經(jīng)非常普遍。它用于索尼、三星和 Omnivison 的 CMOS 圖像傳感器。YMTC 的XStacking 技術(shù)也在 NAND Flash 中使用它。Graphcore 和 TSMC 在他們的 BOW 芯片中也使用了它。SKHynix 也將在其 16 層 HBM堆棧中使用混合鍵合。SKHynix 沒有直接說明產(chǎn)量，但他們似乎非常希望將這項技術(shù)商業(yè)化。
ASE 共封裝光學(xué)器件

從技術(shù)角度來看，ASE 所展示的并不是那么具有開創(chuàng)性，但對投資者是有影響的。這是因為在過去，主要的 OSAT 都遠離光網(wǎng)絡(luò)產(chǎn)品。在我們看來，這項研究對我們普遍喜歡的像 Fabrinet 這樣的公司不利。話雖如此，這只是研究，市場動向更為重要。無論如何，如果 ASE 正在研究這個，他們可能也會試圖獲得份額。現(xiàn)在來看看 ASE 介紹的內(nèi)容。

引線鍵合一直是 100G 一代產(chǎn)品的主要技術(shù)，但隨著我們過渡到 400G 和 800G 代，它開始成為瓶頸。這是其他公司一段時間以來一直在進行的過渡，例如英特爾和 Fabrinet 已停止將 PIC 和 EIC 與最近幾代產(chǎn)品進行引線鍵合。思科也已經(jīng)從引線鍵合轉(zhuǎn)向倒裝芯片，今年他們甚至展示了使用 TSV 的 3D 組裝，這比 ASE 展示的要先進得多。
ASE 論文總體上討論了光學(xué)制造的獨特挑戰(zhàn)，包括contamination processes 的差異以及所使用的獨特切割和蝕刻技術(shù)。晶圓廠后的晶圓工藝也不同，例如凸點下金屬化和硅等。還討論了獨特的測試要求。ASE 進入光學(xué)制造領(lǐng)域還有很長的路要走，但重要的是要繼續(xù)關(guān)注它們，將其視為電信和數(shù)據(jù)中心市場光學(xué)組裝和封裝領(lǐng)域潛在的非常有能力和可怕的新進入者。
超薄die的 Xperi Die Handling

在大多數(shù)混合鍵合中，芯片必須非常薄。在即將推出的 16 層 HBM 的情況下，這甚至可以達到 30 微米的數(shù)量級，不到人類頭發(fā)厚度的一半。而硅片非常脆弱，因此無法正常提起。因此，Xperi 展示了使用伯努利夾具（Bernoulli grip ）提起die的研究，該夾具使用具有低靜壓的高速氣流以在沒有物理接觸的情況下粘附到物體上。然后夾具將die放置到另一個die上，精度為 1 微米或更小。這篇論文有很多關(guān)于die翹曲和處理的細節(jié)。這里沒有什么突破性的東西，但我們只是認為這是處理超薄die的一種很酷的機制。

Tokyo Electron Wafer on Wafer Hybrid Bonding

世界最大的晶圓代工廠中在晶圓對晶圓（wafer-on-wafer ）混合鍵合工具和工藝流程的重大勝利。雖然我們不知道這項研究是否會商業(yè)化，但我們認為這是另一種有趣的晶圓處理技術(shù)。晶圓太薄以至于松軟，當(dāng)您將其降低以進行鍵合時，可能會滯留空氣，從而影響產(chǎn)量。Tokyo Electron 提出了一種避免這種情況的方法。這是研究，而不是他們當(dāng)前鍵合工具的過程。

索尼領(lǐng)先的 1 微米間距混合鍵合

索尼繼續(xù)展示了為什么他們是混合鍵合領(lǐng)域的領(lǐng)導(dǎo)者。
他們于 2017 年首次在大批量產(chǎn)品中交付該技術(shù)。他們目前每年交付數(shù)百萬個 CMOS 圖像傳感器，采用 6.3 微米間距混合鍵合，堆疊 3 個裸片，而其他人的間距和體積要小得多。索尼的產(chǎn)品完全是晶圓對晶圓的混合鍵合。今年索尼推出了 1 微米間距面對面混合鍵合和 1.4 微米面對面混合鍵合。索尼目前使用面對面和面對面的混合鍵合。

索尼為何在混合鍵合上如此激進的簡短解釋是，索尼希望繼續(xù)分解和堆疊圖像傳感器像素的功能，以捕捉更多光線，并能夠捕捉更多數(shù)據(jù)并將其轉(zhuǎn)化為實際照片和視頻。
他們展示的技術(shù)非常有趣。所有混合鍵合工藝都需要極其平坦的表面，但在 CMP 工藝中銅和 SiO2 會以不同的速率被拋光掉。在大多數(shù)工藝中，這意味著銅會被磨掉到比 SiO2 低的水平。這通常稱為dishing。這個過程必須精確控制，因為 SiO2 和銅的熱膨脹系數(shù)也不同。臺積電使用的一項技術(shù)是使用銅合金代替純銅來控制凹陷程度并使 CMP 工藝更容易進行。

索尼，因為他們縮小到比行業(yè)其他公司小得多的間距，所以提出了相反的策略。在他們的先進方法中，SiO2 比銅被拋光得更遠。這需要完全不同的專有 CMP 工藝。

索尼還通過改變 ECD 工藝中的晶粒尺寸實現(xiàn)了對銅的類似控制和突出。

結(jié)果令人難以置信。與傳統(tǒng)工藝相比，接觸電阻提高了多個數(shù)量級。這是在 200,000 個菊花鏈（daisy chained） Cu-Cu 連接上進行測試的。這些是 1 微米面對面鍵合的結(jié)果，但 1.4 微米面對面粘合也顯示出令人印象深刻的結(jié)果。
AMD Zen 3 上的 V-Cache SoIC 混合鍵合

AMD 重申了很多東西，但也有一些新東西。此外需要提醒一下的是，AMD 的 V-Cache 混合鍵合和elevated扇出橋的首席工程師離開了 AMD ，加盟了微軟。我們對微軟芯片的未來感到興奮，因為他們已經(jīng)從整個行業(yè)招聘了大量人才。


v-cache 的物理結(jié)構(gòu)非常有趣。AMD 和 TSMC 不僅是 CPU CCD 小芯片，頂部還有 SRAM 小芯片和支持小芯片，而且還在整個組件的頂部有最后的第 5 塊支持硅片。這種結(jié)構(gòu)由IBM 的 Tom Wassick獨立證實。
起初，這似乎是在浪費額外的硅，但這樣做是因為臺積電的混合鍵合工藝需要減薄的裸片。需要最后一塊支撐硅片來為沒有混合鍵合 SRAM 的標準 CCD 提供最終的芯片組件剛度和等效高度。

AMD 將 9 微米間距混合鍵合與 36 微米間距微凸塊 3D 架構(gòu)進行了比較。
AMD 指的是將用于 Ponte Vecchio GPU 和 Meteor Lake CPU 的 Foveros。AMD 聲稱，由于 TSV 和接觸電容/電感更低，互連能效提高了 3 倍，互連密度提高了 16 倍，信號/電源完整性也更好。奇怪的是，他們使用 9 微米間距作為比較。這是一個不誠實的比較，因為TechInsights發(fā)現(xiàn) V-Cache 的生產(chǎn)版本是在 17 微米間距上完成的。這種音調(diào)上的放松會減少所呈現(xiàn)的一些優(yōu)勢。

這張圖表很有趣，盡管非常籠統(tǒng)。Zen 3 有 32MB 的 L3 Cache，V-Cache 為每個小芯片增加了 64MB。目前只堆疊了 1 個小芯片，這導(dǎo)致 IPC 的大范圍增加。我想知道 AMD 使用什么模擬和基準測試來獲得這個 IPC % Uplift 數(shù)據(jù)。AMD 還展示了一些與可靠性相關(guān)的數(shù)據(jù)，這表明在正常電壓下沒有問題。
聯(lián)發(fā)科網(wǎng)絡(luò) SOC 可靠性

聯(lián)發(fā)科發(fā)表了一篇題為“高性能計算應(yīng)用的高密度扇出封裝的可靠性挑戰(zhàn)”的論文。沒有說的是，這是聯(lián)發(fā)科通過其定制 ASIC 部門在中國銷售的用于網(wǎng)絡(luò)應(yīng)用的真正芯片。

聯(lián)發(fā)科也沒有直接說明，但我們知道他們使用了臺積電的 InFO-oS 技術(shù)。這篇論文討論了溫度、翹曲和其他可靠性問題，但有趣的是他們宣傳了這款芯片。

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