納米制程，一場世紀(jì)烏龍

他明白這大概是臺灣地區(qū)半導(dǎo)體最高光的瞬間，卻也是最黯然的時刻。他短暫回顧了臺積電與美國的歷史，然后喃喃吐出了一個名句，“全球化幾乎已經(jīng)死了，至少有那么一段時間，它們不會再回來?！?/span>

這句話像是說給自己聽的，同樣也像是說給臺灣地區(qū)民眾聽的。

這場“大搬運”在臺灣地區(qū)內(nèi)部引發(fā)了一系列的負面反響，批評臺積電“變節(jié)”，改名“美積電”的聲音不絕于耳。因此，臺積電相關(guān)人士被迫出來反復(fù)“澄清”，表示臺積電依然會把最先進的制程工藝留在島內(nèi)：

1納米工藝確定落地新竹龍?zhí)秷@區(qū)，總投資或?qū)⒊?20億美元。

臺灣民眾聽完心稍安了，有網(wǎng)友簡單樸素地換算了一下：

∵ 1納米等于3納米的三分之一

∴ 臺積電的能力是美積電能力的三倍

∴ 臺積電依然是臺灣的驕傲

但對于更多的人來說，1納米制程本身就是一個令人疑惑的概念。

從微觀極限的角度來看：硅原子的直徑不到0.12nm，1納米工藝意味著8.5個硅原子的大小。考慮我們的芯片工藝和算法能力談不上“量子計算機”的水平，更解決不了在量子層面的種種反牛頓力學(xué)的工程問題，如此小的工藝足以讓人吃驚了。

那么請問臺積電生產(chǎn)的1納米、3納米、5納米、10納米工藝的芯片，到底是芯片上的哪一個部分呢？

答案是：無。

10納米芯片的實際制程（最小金屬間距）大約在40納米左右；5納米芯片的最小金屬間距大約為30納米；3納米芯片的則大約為22納米。

1納米的芯片只存在于高校的實驗室里，并且在短期內(nèi)都不會出現(xiàn)在任何晶圓工廠中。

2019年臺積電研發(fā)負責(zé)人、技術(shù)研究副總經(jīng)理黃漢森在一次論壇中做出了這樣的承認表態(tài)：“現(xiàn)在描述工藝水平的XX納米說法已經(jīng)不科學(xué)了……制程節(jié)點已經(jīng)變成了一種營銷游戲，與科技本身的特性沒什么關(guān)系了?！?/span>

對于臺積電來說，這是一場營銷游戲；但對于消費者來說，這更像是一種共謀的“騙局”。

一個典型的晶體管其實分為三個單元，源級（Source-可理解為電流入口）、漏極（Drain-可理解為電流的出口）、柵極（Gate-可理解為開關(guān)-此概念將反復(fù)在文中出現(xiàn)）。柵極的開合，決定了電流是否通過，也就輸出了所謂的0-1信號。

晶體管的“開關(guān)”實際上控制了0和1的信號輸出，且柵極在很大程度上決定了這個晶體管的性能——柵極越短，晶體管開關(guān)的速度自然也就越快。

更重要的是，在早期晶體管的發(fā)展過程中，人們發(fā)現(xiàn)柵極的尺寸與晶體管密度的數(shù)據(jù)發(fā)展進程是高度吻合、呈現(xiàn)等比例縮放的。

于是在上個世紀(jì)70年代開始，人們便利用柵極的尺寸來命名制程的大小。

而以納米來衡量制程，可以讓大眾更清楚地知道技術(shù)發(fā)展的進程。同時，行業(yè)也利用這個制程向公眾傳遞一種“技術(shù)審美”：制程越小、代表芯片越先進。

一方面，摩爾定律規(guī)定芯片晶體管密度18個月要提升一倍、價格下降一半，這幾乎只能通過降低制程來實現(xiàn)；另一方面，晶體管的快速增長會帶來嚴重的功耗問題，也需要通過降低制程，來減少單個晶體管所需的電壓。

否則，有人認為，如果沿著晶體管密度的線路發(fā)展，芯片的能耗密度將超過火箭****[10]，實現(xiàn)真正的“為發(fā)燒而生”。

因此，單個晶體管的大小在當(dāng)時成為了決定晶體管密度最重要的指標(biāo)之一，在很大程度上可以決定晶體管的性能。

既然，晶體管大小決定了晶體管密度，而柵極又與晶體管大小高度相關(guān)。那么，用柵極大小來命名制程節(jié)點，似乎也沒有什么問題。

但Bug卻還是出在了對摩爾定律的崇拜上。

當(dāng)時人們在用柵極來衡量芯片制程發(fā)展的同時，竟然還用摩爾定律“倒推”了一張柵極制程的迭代表格……

既然根據(jù)摩爾定律，芯片每一代的晶體管密度要提升一倍，那么對應(yīng)晶體管的二維面積就要縮小一倍，那么一維長度大概就要縮減成上一代的0.7倍。

于是，一張基于摩爾定律的、烏托邦一般規(guī)整的制程節(jié)點表，就這么誕生了。

每一代制程都“準(zhǔn)確地”比上一代縮小0.7倍，表格長度從3000納米一直排到了0.9納米……

這種“換算”的好處在于，它像一個天然的OKR——它將摩爾定律這個Objectives，落實成為了一個簡單可量化的Key Results。在一定時間內(nèi)，它也確實指引了芯片工藝的方向，似乎只要我們不斷縮小制程長度，就能夠到達摩爾給人類描繪的技術(shù)彼岸。

但這種過于理想化的技術(shù)想象，卻客觀上忽略了長期的技術(shù)變化。

最終歷史證明，“柵極寬度與制程等比例變化”，“制程與晶體管密度等比例變化”，這兩個最重要的同步性預(yù)測，其實只是上個世紀(jì)70-90年代的短暫產(chǎn)物。

既然柵極是核心部件，那么隨著芯片工藝的持續(xù)改進，廠商開始給柵極更多的優(yōu)先級。他們采用更好的材料、甚至加高柵極的高度等等措施，來達到更窄的寬度，進而提升晶體管的響應(yīng)速度[1]。柵極的縮小速度開始領(lǐng)先于整體單元的縮小速度。于是，等式被打破了，制程節(jié)點開始失效了。

一開始，柵極的縮小自然領(lǐng)先于制程節(jié)點：

在130納米制程的時候，柵極的實際尺寸其實只有70納米左右了，幾乎領(lǐng)先了納米制程命名一倍左右。不過，既然柵極與單位整體不成比例，跳過階段去命名芯片制程，多少就顯得有點不講武德、違背祖訓(xùn)了。再加之晶體管本身的發(fā)展速度還是大致沿襲了摩爾定律的預(yù)測，所以人們也還是沿用了此前的制程命名方式。

但人類不可能永遠以幾何級的速度去實現(xiàn)芯片制程的縮小，過薄的柵極會帶來各種各樣的工程學(xué)難題，比如“漏電”。制程變短帶來的短溝道效應(yīng)，會直接影響芯片的穩(wěn)定性、功耗和壽命。于是，柵極制程的發(fā)展逐漸緩慢下來，與制程節(jié)點開始逐步靠攏。

這意味著人類必須重新思考芯片的設(shè)計架構(gòu)，才能繼續(xù)推動摩爾定律的歷史進程。

如圖所示，制程命名與柵極寬度的交叉點發(fā)生在2012年。

那一年英特爾徹底改變了傳統(tǒng)的源級（Source）-柵極（Gate）-漏極（Drain）的平面結(jié)構(gòu)（Planar），轉(zhuǎn)而采用了下圖右側(cè)的FinFET鰭式場效應(yīng)晶體管，通過加入魚鰭Fin來幫助柵極提高性能。

這種結(jié)構(gòu)的轉(zhuǎn)變，也意味著芯片開始更多地從平面結(jié)構(gòu)模式，轉(zhuǎn)向3D、立體的設(shè)計思路[11]。當(dāng)橫向發(fā)展受挫的時候，晶圓廠開始比以往更多地向“天空”尋找空間。

你甚至可以說，在22納米以前的芯片原本就是“低垂的果實”。而如今，在材料物理學(xué)上沒有飛躍的情況下，每一次向更低制程的“拱卒”，都需要耗費工程師頭上更多的頭發(fā)。

好消息是，摩爾定律還在茍延殘喘；壞消息是，設(shè)計驅(qū)動似乎會變得越來越密集。

Planar結(jié)構(gòu)用了二十多年，從3000納米一直用到22納米；FinFET結(jié)構(gòu)用了10年，從22納米一直到3納米。此后，F(xiàn)inFET結(jié)構(gòu)就逐步無法繼續(xù)提供足夠好的靜電控制了，又需要在結(jié)構(gòu)上進一步更新[3]。

GAA（全環(huán)繞柵極）被認為是下一代的技術(shù)路線。

例如在“3納米”工藝上，三星就官宣了其全新的結(jié)構(gòu)方案：MBCFET（多橋通道場效應(yīng)晶體管multi-bridge-channel field-effect transistor）。而臺積電方面預(yù)計會在“2納米”工程中導(dǎo)入新的GAA結(jié)構(gòu)方案[4]。

而GAA也不會是歷史的終點。東京電子此前的一份報告中，就直觀地展現(xiàn)出了其對芯片結(jié)構(gòu)變化的可能性。GAA可能只會主導(dǎo)幾代芯片，更強悍的制造工藝將會是CFET（Complementary FET，互補場效應(yīng)晶體管），利用3D堆疊器件進行芯片制造，或許將主導(dǎo)“1納米”以下的制程開發(fā)[12]。

從結(jié)構(gòu)圖來看，新的3D工藝就像是在平面上蓋樓，來維持摩爾定律的增長。這將是一座宏偉的宮殿，柵極再不可能有曾經(jīng)的參照系地位。實際上，以臺積電和三星的制程數(shù)據(jù)為例，其10納米芯片的柵極寬度大致在66－68納米；3納米芯片，大致在40－45納米。

如上圖所示，研究機構(gòu)也轉(zhuǎn)而使用了金屬半截距作為參照。在3納米之后的每一次技術(shù)迭代，晶體管半截距大概就只能進步2納米左右。但命名系統(tǒng)依然遵照了摩爾定律的命名方式，以0.7倍幾何級速度，頭也不回地一代代迭代下去。

于是我們就出現(xiàn)了一個悖論：

晶圓廠在做一項夸張的人類雕刻活動，而這種復(fù)雜的結(jié)構(gòu)恰恰是因為人類無法很好地駕馭原子層面的工藝，所以需要另辟蹊徑才能滿足摩爾定律。但摩爾定律的制程表，卻還在不斷強調(diào)極短制程的重要性。

摩爾定律在嘲諷摩爾定律。

在5納米時期，制程差異大約是5.6倍；而到了7埃米時，制程差異大約會到17倍。

嚴格來說，從90年代開始，以納米命名制程節(jié)點的方式已經(jīng)破產(chǎn)了30年了。從5納米到3納米，就像iPhone 13到14一樣，僅僅只是用于技術(shù)代際區(qū)分的營銷意義，沒有任何實質(zhì)的工程學(xué)意義。

如果一定要牽扯上什么關(guān)系的話，那也只能是：這顆芯片的性能相當(dāng)于，假如我們能在Planar結(jié)構(gòu)中造出0.8納米制程的芯片、且沒有微觀量子找麻煩的情況下，該有的性能。

這大概要等到上帝把宇宙的代碼開源以后了。

從理論上來說，目前這種制程節(jié)點命名的合法性來源其實只有一個：每一代晶體管數(shù)量翻倍。但即便如此，殺紅了眼的晶圓廠也不會就此罷手。

人們漸漸發(fā)現(xiàn)，不同晶體廠對于“翻倍”的標(biāo)準(zhǔn)竟然也是不同的。

以14納米向10納米的過渡為例，英特爾與三星、臺積電就出現(xiàn)了定名路線的爭議。英特爾為了遵守摩爾定律規(guī)則，堅持將隨后的兩代芯片連續(xù)命名14+與14++，就此得名“牙膏廠”的雅稱。而三星和臺積電則直接將產(chǎn)品命名為10納米，迎合了C端消費市場的換代審美。

但當(dāng)時兩個陣營的芯片能力差距尚沒有代際級的差距，于是就出現(xiàn)了芯片歷史上有趣的一幕：

同樣制程名字下，英特爾似乎比同類領(lǐng)先了一代；但臺積電與三星下一代來臨的速度，似乎領(lǐng)先了英特爾不止一代。

當(dāng)時有不少媒體和機構(gòu)都指出，如果按照臺積電和三星的標(biāo)準(zhǔn)，英特爾14納米+產(chǎn)品線其實可以被稱作12納米。而英特爾隨后推出的10納米芯片，其表現(xiàn)甚至部分優(yōu)于臺積電7納米。英特爾也在媒體溝通會上，拿出了大大的10納米制程的參數(shù)對比表格，暗示友商不講武德[5]。

但當(dāng)英特爾完成10納米量產(chǎn)的時候，臺積電5納米產(chǎn)線都已經(jīng)在建設(shè)中了。

納米制程推出的目的之一，其實是讓不同的晶圓廠，都能夠在同一個標(biāo)準(zhǔn)體系下定名。但“各說各話”的定名方式，又客觀上解構(gòu)了標(biāo)準(zhǔn)。

納米節(jié)點命名從服務(wù)摩爾定律的“公式”，變成了服務(wù)晶圓廠自身節(jié)點規(guī)劃的“術(shù)語”。

這種隨意性可以體現(xiàn)在本文開頭時，媒體對于1納米、2納米芯片的宣傳上。臺積電所說的1納米芯片，在摩爾定律的表格上實指18埃米制程。但已經(jīng)沒有人真的在乎這套天馬行空的制程命名方式了：

1.8納米制程，干脆又被抹零成為了1納米…

這種越來越具有誤導(dǎo)性的營銷話術(shù)，很容易導(dǎo)致普通民眾對芯片制造能力的誤解。

支持者認為，晶體管數(shù)量大致保持了翻倍的趨勢，故摩爾定律依然生命力旺盛；而反對者認為，摩爾定律首先應(yīng)該是一個成本公式，暗含著IT技術(shù)的普惠性。

極端一點說，如果我們在實驗室里造出小批量的、極其昂貴、但晶體管密度極高的芯片（事實上已經(jīng)存在于很多大學(xué)實驗室里），這一定跟摩爾定律沒有任何關(guān)系。

納米制程節(jié)點、而非晶體管密度，在早期能夠代表摩爾定律的發(fā)展，就隱含了對這種技術(shù)平衡性的追求。納米命名模式與實際制程的分道揚鑣，其實本身就標(biāo)志烏托邦式的摩爾定律開始解體——這本身就是摩爾定律的宿命，天下沒有不散的宴席，技術(shù)的發(fā)展不可能是一條直線。

但納米節(jié)點卻扮演了一種“遮羞布”式的角色，人們假裝摩爾定律還存在，卻事實性地繞過了摩爾定律[7]。

晶體管結(jié)構(gòu)越做越復(fù)雜，核心越來越多，芯片大小越做越大。

激進的進步姿態(tài)對環(huán)節(jié)各方都有著更高的要求：

于是我們發(fā)現(xiàn)芯片的控溫越來越難了，明明是“5納米”的芯片，卻比“10納米”燙得多；

我們漸漸發(fā)現(xiàn)旗艦芯片越來越貴了，對應(yīng)終端設(shè)備的價格也水漲船高了；

有媒體援引機構(gòu)調(diào)研數(shù)據(jù)表示，各個工藝下芯片開發(fā)成本正在著呈幾何級的增長：

28nm工藝4280萬美元→22nm工藝6300萬美元→16nm工藝需要8960萬美元。到了后期，芯片開發(fā)更是巨人的專場：7nm工藝2.486億美元→5nm工藝4.487億美元→3nm需要5.811億美元→2nm工藝需要7.248億美元[8]

而這僅僅是芯片公司的開發(fā)成本，對于晶圓代工廠來說，產(chǎn)線的建設(shè)投資成本更加高昂。

建設(shè)一座28nm晶圓廠投資額達60億美元，但等到5nm晶圓廠投資額高達150億美元，而興建一條3nm產(chǎn)線成本為150億~200億美元[9]。而臺積電最近宣布投資的“1納米”工廠，投資規(guī)模高達320億美元。

有傳聞稱，臺積電3納米芯片的報價將超過2萬美元；5納米時期的報價還只有1.6萬美元，7納米時不過1萬美元。[13]

有多家海外科技媒體報道稱，由于晶圓廠的報價實在過于昂貴，高通和聯(lián)發(fā)科甚至不排除會棄用2納米的芯片制程。

我們正處在一個“后摩爾時代”，進入一個全新的技術(shù)環(huán)境。

從這個角度來說，“納米”則更像是這個時代的一個“史前傳說”，它生動、古老、代表了美好時代的技術(shù)品德，但它卻很難再回來了。

參考資料：

[1]《a better way to measure progress in semiconductors》，ieee spectrum

[2]《Introduction to Microelectronic Fabrication processes》，NPTEL

[3]《后FinFET時代的技術(shù)演進》，NicEda

[4]《臺積電預(yù)測：2023年半導(dǎo)體市場將下滑4%》，中國電子報

[5]《全球首次亮相10nm工藝，英特爾如何玩轉(zhuǎn)工藝節(jié)點的數(shù)字游戲》，EDN China

[6] Wikichip：3nm

[7]《只用一周時間，摩爾定律就死了一次又活了回來》，品玩

[8]《搶跑2nm，是否操之過急？》，半導(dǎo)體產(chǎn)業(yè)縱橫

[9]《Industry watch: The expensive semiconductor game》，DIGITIMES ASIA

[10]《半導(dǎo)體制程，經(jīng)歷了哪些重大的發(fā)展節(jié)點？》，知乎周報-端點星

[11]《芯片中的“層”，層層全解析》，芯論語

[12]《后FinFET時代的繼任者》，半導(dǎo)體產(chǎn)業(yè)縱橫

[13]《14萬一片晶圓！臺積電3nm工藝報價翻倍：蘋果成最堅定客戶》，雷科技