科研前線 | 更強的線路互連工藝，臺積電SAV技術捷報

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最新一屆IEDM會議論文近日已公開，集成電路制造龍頭臺積電發(fā)表了多篇有關先進工藝的研究成果，其自對準通孔SAV工藝，在電特性、器件可靠性和良率方面均有良好表現(xiàn)，將是其保持行業(yè)龍頭地位關鍵研究之一。

在先進的節(jié)點中，特征尺寸變化和邊緣放置誤差(EPE)*是3nm以下工藝節(jié)點中互聯(lián)層微縮環(huán)節(jié)不可避免的工藝難題，它們導致漏電和可靠性。為克服這一挑戰(zhàn)，發(fā)展了多種方法來形成SAV自對準通孔，包括金屬線凹進和蝕刻阻擋層的選擇性沉積工藝等?；赟AV的濕法金屬凹陷和阻擋層提出的工藝方案，可以增加孔-線間隙，提高TDDB（經(jīng)時介電層擊穿）和通孔關鍵尺寸控制。

作為集成電路制造的引領者，臺積電也在布局這一前沿領域，相關成果以Fully Self-Aligned Via Integration for Interconnect Scaling Beyond 3nm Node為題發(fā)表于2021年IEEE國際電子器件會議（IEDM），H.P. Chen為第一作者及通訊作者。

*邊緣放置誤差，Edge Placement Error,是光刻軟件仿真出的曝光后光刻膠圖形邊緣與設計圖形之間的差，見下圖圖示。

臺積電工藝研發(fā)團隊研究兩種方案全自對準通孔SAV工藝，分別通過金屬凹陷法和面積可選擇性電介質(zhì)上電介質(zhì)(DoD)實現(xiàn)。其主要研究內(nèi)容包括：

發(fā)現(xiàn)布線流程中更大對角距對于自對準工藝的重要影響；

金屬凹陷工藝存在均勻性差、表面粗糙度高、金屬完整性（metal integrity）衰減等問題；

DoD工藝通過采用選擇性自組裝單層阻擋材料，實現(xiàn)了向上越階電介質(zhì)沉積的工藝，并展示出高達兩個數(shù)量級的經(jīng)時介電層擊穿的改善；

對DoD工藝在孔-線電阻、via-chain（見下圖）良率、金屬線TDDB和EM可靠性的表現(xiàn)進行測試，達到了量產(chǎn)水平。

via-chain結(jié)構示意圖 （圖源：techdesign）

工藝流程示意圖

高低溫下的通孔刻蝕可選擇性對比

金屬表面粗糙度SEM形貌像對比

DoD信號在三種沉積方法下的X射線能譜

金屬線間TDDB壽命（左）、EM壽命（中） 以及金屬線電阻（右）

通孔接觸電阻變化曲線

研究團隊通過評估2.5、D封裝、兩種FOCoS封裝這三種異質(zhì)集成封裝的力學性能和熱性能，驗證了有限元模型的有效性，并且通過比較發(fā)現(xiàn)FOCoS相比2.5D封裝具有更好的電氣性能與熱性能，在熱膨脹錯配和散熱方面表現(xiàn)良好，日月光也對該技術替代硅中介層解決方案的寄予厚望，相信未來能在豐富的應用領域占有一席之地。

臺積電研究團隊實現(xiàn)了可應用于亞3nm工藝的線路互連微縮，具有低金屬線電阻、通孔電阻和高良率的優(yōu)勢，可預見將在未來進一步助力臺積電3nm、2nm工藝的成熟落地，為其集成電路制造龍頭地位保駕護航。