三星電子將開發(fā)4F2 DRAM存儲單元，加速3D DRAM商業(yè)化

隨著摩爾定律推進(jìn)速度放緩，DRAM工藝也步入了技術(shù)瓶頸期，DRAM的擴(kuò)展速度明顯放緩。因此，3D DRAM成為存儲廠商迫切想突破DRAM工藝更高極限的新路徑。近日，據(jù)韓媒The Elec報道，三星電子已在其半導(dǎo)體研究中心內(nèi)組建了一個開發(fā)團(tuán)隊(duì)，以量產(chǎn)4F2 DRAM。該開發(fā)團(tuán)隊(duì)目標(biāo)是將4F2 DRAM存儲單元應(yīng)用于10納米以下的DRAM制程，同時解決目前技術(shù)面臨線寬縮減的極限的問題。

DRAM工藝突破放緩的原因主要在于存儲單元的簡潔結(jié)構(gòu)——由一個用于存儲電荷的電容器和一個用于訪問電容器的晶體管組成。要解決DRAM的擴(kuò)展速度放緩與大容量需求的矛盾，目前業(yè)界主要解決方案就是顛覆這種結(jié)構(gòu)，同時加入一些特殊的材料，推動DRAM工藝創(chuàng)新。

此前，業(yè)界主要通過減小電路線寬，來提高DRAM芯片的密度，即線寬越小，晶體管越多，集成度越高，功耗越低，速度越快。盡管這一方法確實(shí)也起到了一定效果，但線寬進(jìn)入10nm之后，電容器漏電和干擾等物理限制的問題隨之而來。

當(dāng)然，業(yè)界還引入了high-k材料和極紫外（EUV）設(shè)備等新材料和新設(shè)備，來解決這個問題。然而，在制造10nm或更先進(jìn)的小型芯片中，現(xiàn)有的一些技術(shù)已經(jīng)無法克服DRAM物理局限性。隨著DRAM工藝技術(shù)受限和大容量DRAM供給不足的矛盾加劇，2D DRAM升至3D DRAM逐漸成為了業(yè)界追求技術(shù)突破的共識。

而3D DRAM，就是一種將存儲單元（Cell）堆疊至邏輯單元上方的新型存儲方式，從而可以在單位晶圓面積上實(shí)現(xiàn)更高的容量。從原理上看，3D DRAM可以有效解決平面DRAM當(dāng)前的困境。同時，在成本上，3D DRAM使用的3D堆棧技術(shù)將實(shí)現(xiàn)可重復(fù)使用儲存電容，可有效降低單位成本。由此可見，DRAM從傳統(tǒng)2D發(fā)展至3D立體，將是未來發(fā)展趨勢。

近期，據(jù)外媒《BusinessKorea》報道，三星的主要半導(dǎo)體負(fù)責(zé)人最近在半導(dǎo)體會議上表示正在加速3D DRAM商業(yè)化，并認(rèn)為3D DRAM是克服DRAM物理局限性的一種方法，將改變存儲器行業(yè)的游戲規(guī)則。同時，3D DRAM被認(rèn)為是半導(dǎo)體產(chǎn)業(yè)的未來增長動力。

2022下半年以來，電子消費(fèi)市場的蕭條讓存儲器市場進(jìn)入“寒冬”，但汽車電子、AI服務(wù)器等其他領(lǐng)域?qū)Υ鎯ζ鞯男枨笕匀煌ⅲ貏e是ChatGPT帶來的HBM等高性能存儲的需求，將加速DRAM 3D化發(fā)展。TrendForce集邦咨詢預(yù)測，AI需求持續(xù)帶動HBM存儲器成長，并預(yù)估2023~2025年HBM市場年復(fù)合成長率有望成長至40~45%以上。

The Elec報道稱，如果三星4F2 DRAM存儲單元結(jié)構(gòu)研究成功，在不改變節(jié)點(diǎn)的情況下，與現(xiàn)有的6F2DRAM存儲單元結(jié)構(gòu)相比，芯片DIE面積可以減少30%左右，將面臨線寬減小的極限。4F2結(jié)構(gòu)是大約10年前DRAM產(chǎn)業(yè)未能商業(yè)化的單元結(jié)構(gòu)技術(shù)，據(jù)說工藝難點(diǎn)頗多。資料顯示，與8F2相比，6F2可以減少25-30%的面積。

據(jù)悉，目前，業(yè)界已經(jīng)有了8F2和6F2 DRAM單元設(shè)計(jì)，其中單元包括 1T（晶體管）和 1C（電容器）。這種 1T+1C 單元設(shè)計(jì)將用于未來幾代DRAM的DRAM單元設(shè)計(jì)。然而，由于工藝和布局的限制，DRAM廠商一直在開發(fā)4F2單元結(jié)構(gòu)，例如1T DRAM或無電容器 DRAM 原型，作為擴(kuò)展 DRAM 技術(shù)的下一個候選者之一。

在2021 IEDM上，中科院微電子研究所李泠研究員團(tuán)隊(duì)聯(lián)合華為/海思團(tuán)隊(duì)首次提出了新型CAA。該結(jié)構(gòu)有效減小了器件面積，且支持多層堆疊，通過將上下兩個CAA器件直接相連，每個存儲單元的尺寸可減小至4F2，使IGZO-DRAM擁有了密度優(yōu)勢。

2023年1月，中科院微電子所微電子重點(diǎn)實(shí)驗(yàn)室劉明院士團(tuán)隊(duì)在垂直環(huán)形溝道結(jié)構(gòu)（CAA）IGZO FET的基礎(chǔ)上，研究了第二層器件堆疊前層間介質(zhì)層工藝的影響，驗(yàn)證了CAA IGZO FET在2T0C DARM應(yīng)用中的可靠性。該研究成果有助于推動實(shí)現(xiàn)4F2 IGZO 2T0C-DRAM單元。