科研前線 | 突破DTCO瓶頸，滬兩校聯(lián)合探索GAA工藝協(xié)同優(yōu)化

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盡在芯片揭秘●科研前線

近日，復旦大學與華東師范大學聯(lián)合研究團隊發(fā)表了關于DCTO協(xié)同優(yōu)化技術的研究成果，通過對于MOEL/BOEL環(huán)節(jié)的后端優(yōu)化評估方法存在的問題進行改進，提出了新的DTCO優(yōu)化流程，并通過測試得到了最佳PPA的nanosheetFET模型。

隨著集成電路晶體管特征尺寸的持續(xù)縮小，新型器件結構也面臨著不同的性能瓶頸。以nanowire或nanosheet作為溝道形狀的GAA晶體管（以下簡稱GAAFET）由于其理想的柵極靜電特性和更好的功耗-性能平衡，已被廣泛認為是下一代集成電路制造技術核心的器件結構，目前業(yè)界正在努力推進其研發(fā)量產進程。對于基于GAAFET的邏輯電路設計而言，標準單元尺寸主要取決于CGP*和FP*兩個間距。

為降低標準單元尺寸同時滿足芯片PPA（功耗、性能與面積）設計要求，基于TCAD的DTCO得到了很大的發(fā)展，已成為先進工藝中必不可少的環(huán)節(jié)。在DTCO中，綜合考慮工藝、晶體管結構和電路設計目標，在優(yōu)化過程中計算和反饋電路PPA，通過技術參數的調整使工藝與電路設計相適應，實現最佳的電路性能。目前基于TCAD的DCTO包括FEOL工藝仿真、等效電路模型參數提取、MOEL/BOEL互連寄生參數提取、benchmark電路仿真等流程。

但上述估計方法存在兩個明顯的局限性：第一點，對于任意工藝節(jié)點，假定的等效長度并不總是保持不變，尤其對于BEOL環(huán)節(jié)來說，其金屬電阻率對于工藝參數相當敏感；第二點，假定的等效BEOL長度可能與SPX模擬提取的電容參數不匹配。在前述的DTCO流程中反復提取柵源/柵漏接觸電容Cco，也會不可避免地會影響模擬結果的準確性和可信度。

為克服上述問題，復旦大學與華東師范大學聯(lián)合團隊設改進的BEOL和MEOL參數的評估方法，其研究成果以“Improved MEOL and BEOL Parasitic-Aware Design Technology Co-Optimization for 3 nm Gate-All-Around Nanosheet Transistor”為題發(fā)表于IEEE Transactions on Electron Devices，孫亞賓為第一作者，劉子玉為通訊作者。

*CGP，全稱contacted gate pitch，暫譯為接觸柵極間距，下圖中已標出。

*FP，全稱fin pitch，即FinFET中相鄰Fin的距離。

圖源：Applied Materials

研究團隊提出了一種改進的DTCO流程，重新設計去嵌入方法以避免重復計算柵源/漏極接觸電容，并給出了一種用于3nmGAAFET節(jié)點的BEOL和MEOL電阻的評估方法。

具體工作包括：

· 基于BSIM-CMG模型對FEOL環(huán)節(jié)的電子特性進行了描述；

· 根據版圖和工藝流程提取了互連寄生電容的netlist；

· 提取和去除了FEOL CM中重復的接觸電容和電容網表；

· 利用所提出的等效仿真方法，提取了BEOL等效寄生電阻；

· 考慮CGP的限制和結構對工藝的影響，通過提出的DTCO流程對nanosheetFET器件尺寸進行權衡優(yōu)化；

· 以RO作為benchmark測試電路，得到了面積降低46%、功耗降低48%、頻率提高26%的最佳nanosheetFET模型。

本文中應用于3nmGAAFET工藝節(jié)點的DCTO流程

器件主要尺寸參數

器件結構示意圖

圖(a)5/3nm標準單元版圖； 圖(b)單級反相器版圖

圖(a)nanosheetFET中寄生電容示意圖； 圖(b)寄生電容的仿真模型示意圖； 圖(c)兩種建模仿真曲線比較

本項研究中，復旦大學與華東師范大學聯(lián)合團隊針對MEOL/BEOL環(huán)節(jié)的建模仿真和評估方法進行改進并針對多項關鍵參數進行研究，得到了相對理想的GAA nanosheetFET器件結構。這一研究發(fā)展了先進工藝節(jié)點的前沿研究，為技術節(jié)點協(xié)同優(yōu)化技術的提供了良好的基礎，后續(xù)系列研究也將有助于推動GAAFET器件的設計研究與工藝發(fā)展。