實驗7：4選1多路選擇器

設(shè)計一個4選1多路選擇器。

4選1多路選擇器，即從輸入的四個數(shù)據(jù)中選擇其中一個。通過定義兩個變量，產(chǎn)生四種狀態(tài)，分別對應(yīng)四個數(shù)據(jù)的輸出。由此可得到如下真值表。將輸入的a,b,c,d,s0,s1和輸出Y的關(guān)系寫成邏輯表達式則打得到：

Y=a(s0’s1’)+b(s0’s1)+c(s0s1’)+d(s0s1)

4選1多路選擇器程序清單mult4.v

  module mult4   (
     input wire a,           //定義四位輸入
     input wire b,
     input wire c,
     input wire d,
     input wire [1:0]  sel,  //定義輸出的選擇變量
     output reg  led    	   //定義選擇器輸出結(jié)果對應(yīng)的led
   );
  always@(sel)           //根據(jù)sel結(jié)果選擇輸出，當(dāng)sel變化時執(zhí)行
	begin
		case(sel)
			2'b00: led = a;
			2'b01: led = b;
			2'b10: led = c;
			2'b11: led = d;
		endcase
	end
  endmodule

1. 打開Lattice Diamond，建立工程。
2. 新建Verilog HDL設(shè)計文件，并鍵入設(shè)計代碼。
3. 綜合并分配管腳，將輸入信號a、b分配至撥碼開關(guān)，將輸出信號led0~led3分配至板卡上的LED。sel[0]/N14,sel[1]/M14,a/M7,b/M8,,c/M9,d/M10,led/N13
4. 構(gòu)建并輸出編程文件，燒寫至FPGA的Flash之中。
5. 按下對應(yīng)按鍵/撥動撥碼開關(guān)，觀察輸出結(jié)果。