一文帶你全面梳理半導(dǎo)體設(shè)備

因為半導(dǎo)體制造工藝復(fù)雜，各個不同環(huán)節(jié)需要的設(shè)備也不同，從流程分類來看，半導(dǎo)體設(shè)備主要可分為硅片生產(chǎn)過程設(shè)備、晶圓制造過程設(shè)備、封測過程設(shè)備等。這些設(shè)備分別對應(yīng)硅片制造、集成電路制造、封裝、測試等工序，分別用在集成電路生產(chǎn)工藝的不同工序里。

以集成電路各類設(shè)備銷售額推算各類設(shè)備比例，在整個半導(dǎo)體設(shè)備市場中，晶圓制造設(shè)備為主體占比 81%，封裝設(shè)備占 6%，測試設(shè)備占 8%，其他設(shè)備占 5%。而在晶圓制造設(shè)備中，光刻機、刻蝕機、薄膜沉積設(shè)備為核心設(shè)備，大約分別占晶圓制造環(huán)節(jié)設(shè)備成本的 24%、24%、18%。

一分鐘帶你讀懂半導(dǎo)體設(shè)備“分工”

光刻機

半導(dǎo)體芯片在制作過程中需要經(jīng)歷材料制備、掩膜、光刻、刻蝕、清洗、摻雜、機械研磨等多個工序，其中以光刻流程最為關(guān)鍵，光刻機是半導(dǎo)體芯片制造中最精密復(fù)雜、難度最高、價格最昂貴的設(shè)備，是整個制造流程工藝先進程度的重要指標。

目前市場最為廣泛應(yīng)用的是浸入式光刻機和 EUV光刻機。EUV 光刻機是最新的技術(shù)應(yīng)用，其出現(xiàn)原因是隨著制程不斷微縮，在從 32/28nm 節(jié)點邁進 22/20nm 節(jié)點時，由于光刻精度不足，需使用二次曝光等技術(shù)來實現(xiàn)，設(shè)備與制作成本雙雙提高，摩爾定律失效，晶體管的單位成本首次出現(xiàn)不降反升。

雖然 EUV 光刻機早已開始出貨，但由于其成本昂貴且交期長，一般的公司難以采購，因此現(xiàn)在光刻機市場主要以193nm ArF 光刻機為主。

刻蝕機

刻蝕也是集成電路制造工藝中的重要流程，是與光刻相聯(lián)系的圖形化處理的一種主要工藝?？涛g利用顯影后的光刻膠圖形作為掩模，在襯底上腐蝕掉一定深度的薄膜物質(zhì)，隨后得到與光刻膠圖形相同的集成電路圖形。

刻蝕技術(shù)按工藝分類可分為濕法刻蝕與干法刻蝕，其中濕法刻蝕又包括化學(xué)刻蝕與電解刻蝕，干法刻蝕包括離子銑刻蝕、等離子體刻蝕與反應(yīng)離子刻蝕。干法刻蝕則是目前主流的刻蝕技術(shù)，其中以等離子體干法刻蝕為主導(dǎo)。

等離子體刻蝕機是一種大型真空的全自動的加工設(shè)備，一般由多個真空等離子體反應(yīng)腔和主機傳遞系統(tǒng)構(gòu)成。等離子體刻蝕設(shè)備的分類與刻蝕工藝密切相關(guān)，其原理是利用低溫等離子體中處于激發(fā)態(tài)的游離基和化學(xué)性質(zhì)活潑的中性原子團，與被刻蝕材料間發(fā)生化學(xué)反應(yīng)。

根據(jù)產(chǎn)生等離子體方法的不同，干法刻蝕主要分為電容性等離子體刻蝕和電感性等離子體刻蝕。電容性等離子體刻蝕主要是以高能離子在較硬的介質(zhì)材料上，刻蝕高深寬比的深孔、深溝等微觀結(jié)構(gòu)；而電感性等離子體刻蝕主要是以較低的離子能量和極均勻的離子濃度刻蝕較軟的和較薄的材料。這兩種刻蝕設(shè)備涵蓋了主要的刻蝕設(shè)備應(yīng)用。

薄膜沉積設(shè)備

薄膜沉積工藝，是一連串涉及原子的吸附、吸附原子在表面的擴散及在適當(dāng)?shù)奈恢孟戮劢Y(jié)，在晶圓上沉積一層待處理的薄膜的過程。薄膜制備包括沉積法與生長法，其中以沉積法最為常見，涵蓋物理沉積（PVD）與化學(xué)沉積（CVD）。

PVD 與 CVD 技術(shù)各有優(yōu)缺，PVD 通過加熱源材料，使原子或分子從源材料表面逸出，從而在襯底上生長薄膜，包括真空蒸鍍和濺射鍍膜。真空蒸鍍指在真空中，把蒸發(fā)料（金屬）加熱，使其原子或分子獲得足夠的能量，克服表面的束縛而蒸發(fā)到真空中成為蒸氣，蒸氣分子或原子飛行途中遇到基片，就淀積在基片上，形成薄膜。濺射鍍膜則利用高能粒子（通常是由電場加速的正離子如 Ar+）撞擊固定表面，使表面離子（原子或分子）逸出。

CVD 單獨的或綜合地利用熱能、等離子體放電、紫外光照射等形式，使氣態(tài)物質(zhì)在固體表面發(fā)生化學(xué)反應(yīng)并在該表面上沉積，形成穩(wěn)定固態(tài)薄膜。