刻蝕工藝流程及設(shè)備市場份額

刻蝕是移除晶圓表面材料，使其達(dá)到集成電路設(shè)計要求的一種工藝過程，硅電極是該環(huán)節(jié)的核心耗材。目前芯片制造中廣泛使用干法刻蝕工藝，利用顯影后的光刻膠圖形作為掩模，在襯底上腐蝕掉一定深度的薄膜物質(zhì)，隨后得到與光刻膠圖形相同的集成電路圖形。刻蝕設(shè)備的工作原理是將硅片置入硅環(huán)，合體作為正極置于刻蝕設(shè)備腔體的下方，處于腔體上方帶有密集微小通孔的硅盤作為負(fù)極，附加合適的電壓，加上酸性的等離子刻蝕氣體，在高溫腔體內(nèi)按前序工藝光刻機刻出的電路結(jié)構(gòu)在硅片上進(jìn)行微觀雕刻，使硅片表面按設(shè)計線寬和深度進(jìn)行腐蝕，形成微小集成電路?？涛g過程中硅電極會被逐漸腐蝕并變薄，其厚度縮減到一定程度后，需用新電極替換以保證刻蝕均勻性。隨先進(jìn)制程的不斷突破，刻蝕次數(shù)顯著增加。在摩爾定律推動下，元器件集成度的大幅提高要求集成電路線寬不斷縮小，制造工序復(fù)雜度顯著增加。據(jù) SEMI，20nm 工藝需約 1000 道工序，而 10nm 和 7nm 工藝所需工序已超 1400 道。隨線寬向 10、7、5nm 升級，光刻機精度受波長限制，需采用多重模板工藝，多次薄膜沉積和刻蝕以實現(xiàn)更小線寬，使得刻蝕次數(shù)顯著增加，20nm 工藝需刻蝕 50 次左右，而10nm 工藝超 100次，5nm 工藝超 150 次。存儲芯片多層堆疊技術(shù)進(jìn)步，刻蝕技術(shù)難度、次數(shù)均有所提升。2D結(jié)構(gòu)存儲芯片通過在平面上對晶體管尺寸進(jìn)行微縮，以獲得更高的存儲密度而當(dāng)前 2D存儲器件的線寬已接近物理極限，NAND、DRAM內(nèi)存芯片已進(jìn)入 3D 時代。3D 結(jié)構(gòu)中，增加集成度的主要方法不再是縮小單層上線寬而是增加堆疊的層數(shù)，成功解決 2D 結(jié)構(gòu)增加容量的同時性能降低的問題，實現(xiàn)容量、速度、能效及可靠性等全方位提升。隨層數(shù)的增加，芯片加工步驟也同比增加，帶動上游刻蝕設(shè)備及對應(yīng)耗材的需求。

3D 結(jié)構(gòu)通過堆疊層數(shù)的增加來提升集成度

刻蝕設(shè)備市場份額情況

來源：先進(jìn)半導(dǎo)體材料

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