基于AD9640的無(wú)線接收機(jī)設(shè)計(jì)

　　接收機(jī)排版布線

　　本設(shè)計(jì)中，接收機(jī)布線堅(jiān)持2W原則：布線寬度為W，線間距不小于2W。PCB電路板分為模擬層和數(shù)字層兩個(gè)部分，共12層，制版安排見圖2，布線安排設(shè)計(jì)如下。

　　(1)模/數(shù)布線和元件排版分離。高速信號(hào)位于優(yōu)質(zhì)布線層clk-digital component和signal_1，高速信號(hào)線同低速信號(hào)線盡量遠(yuǎn)離，重要的低速信號(hào)線位于低速信號(hào)層signal_2 和signal_3。首先，保證關(guān)鍵高速時(shí)鐘和信號(hào)線布放于層clk-digital component和signal_1;然后保證關(guān)鍵低速信號(hào)線位于層signal_2 和signal_3;其次，低速信號(hào)線進(jìn)入高速布線層clk-digital component時(shí)應(yīng)該遠(yuǎn)離高速信號(hào)線(尤其是時(shí)鐘)，高速信號(hào)線進(jìn)入低速布線層signal_2 和signal_3應(yīng)該遠(yuǎn)離低速信號(hào)線;最后，上述原則無(wú)法實(shí)施時(shí)應(yīng)該增加布線層。

　　(2)PCB板下三層為模擬電路，上七層為數(shù)字電路;層clk-digital component布線64MHz時(shí)鐘;層signal_1布線64MHz數(shù)字信號(hào)，包括AD9640采樣64MHz高速數(shù)字信號(hào);層signal_2 和signal_3布線小于64MHz的所有其它數(shù)字信號(hào);將數(shù)字地GNDdigital2用多個(gè)過孔連接到GNDdigital1上，GNDdigital2僅僅為隔離模數(shù)兩個(gè)系統(tǒng)，保護(hù)模擬信號(hào)免受數(shù)字干擾。GNDdigital1作為電源+5V的數(shù)字地;GNDdigital2作為+1.8V、+2.5V、+3.3V的數(shù)字地。

　　(3)FPGA、穩(wěn)壓片等所有核心元件位于頂層clk-digital component。

　　(4)各層敷銅接地方法：

　　● 層clk-digital component、signal_1、signal_2 、signal_3的大面積敷銅，并通過多個(gè)過孔連接到GNDdigital1;

　　● 層analog component的大面積敷銅，并通過多個(gè)過孔連接到GND analog。

　　(5)電源布線：電源線根據(jù)使用區(qū)域大面積填充，形成分割的電源平面。模擬電源平面PWRanalog分割為3.3V和5V兩個(gè)部分，數(shù)字電源平面PWRdigital分割為1.8V、2.5V、3.3V、5V四個(gè)部分。

　　實(shí)物制造及測(cè)試

　　圖4示出所設(shè)計(jì)的接收機(jī)實(shí)物圖，將其放置在一定的溫度、濕度和振動(dòng)壓力之下測(cè)試以檢查任何設(shè)計(jì)或工作的缺陷。