臺(tái)積電宣布驚人之舉 28nm制程節(jié)點(diǎn)將轉(zhuǎn)向Gate-last工藝

　　去年夏季，一直走Gate-first工藝路線的臺(tái)積電公司忽然作了一個(gè)驚人的決定：他們將在其28nm HKMG柵極結(jié)構(gòu)制程技術(shù)中采用Gate-last工藝。不過(guò)據(jù)臺(tái)積電負(fù)責(zé)技術(shù)研發(fā)的高級(jí)副總裁蔣尚義表示，臺(tái)積電此番作出這種決定是要“以史為鑒”。以下，便讓我們?cè)谑Y尚義的介紹中，了解臺(tái)積電28nm HKMG Gate-last工藝推出的背景及其有關(guān)的實(shí)現(xiàn)計(jì)劃。

　　Gate-last是用于制作金屬柵極結(jié)構(gòu)的一種工藝技術(shù)，這種技術(shù)的特點(diǎn)是在對(duì)硅片進(jìn)行漏/源區(qū)離子注入操作以及隨后的高溫退火工步完成之后再形成金屬柵極;與此相對(duì)的是Gate-first工藝，這種工藝的特點(diǎn)是在對(duì)硅片進(jìn)行漏/源區(qū)離子注入操作以及隨后的退火工步完成之前便生成金屬柵極。

　　Intel是Gate-last工藝的堅(jiān)決擁護(hù)者，從45nm HKMG制程起便一直在采用這種技術(shù);而IBM/AMD/Gloubalfoudries則堅(jiān)決固守Gate-first工藝;臺(tái)積電則過(guò)去支持Gate-first，最近表態(tài)支持Gate-last工藝。

　　控制Vt門限電壓--臺(tái)積電轉(zhuǎn)向Gate-last工藝的起因：

　　據(jù)蔣尚義介紹，20年前，半導(dǎo)體產(chǎn)業(yè)也同樣面臨類似的難題，當(dāng)時(shí)的半導(dǎo)體廠商計(jì)劃在NMOS/PMOS管中統(tǒng)一采用N+摻雜的多晶硅材料來(lái)制作柵極，不過(guò)“廠商們發(fā)現(xiàn)當(dāng)在PMOS管中采用這種柵極材料之后，管子的性能表現(xiàn)并不好，管子的Vt電壓很難降低到理想的水平。為此，有部分廠商試圖往PMOS管的溝道中摻雜補(bǔ)償性的雜質(zhì)材料，以達(dá)到控制Vt的目的。不過(guò)此舉又帶來(lái)了很多副作用，比如加劇了短溝道效應(yīng)對(duì)管子性能的影響能力。”

　　他繼續(xù)介紹稱，“和20年前一樣，我們現(xiàn)在又遇到了如何控制Vt(管子門限電壓)的難題。”，如今的Gate-first+HKMG工藝同樣存在很難控制管子Vt電壓的問(wèn)題。盡管廠商可以在管子的上覆層(capping layer)上想辦法對(duì)這種缺陷進(jìn)行補(bǔ)償，不過(guò)蔣尚義稱這種方案“其復(fù)雜和困難程度相當(dāng)高”。

　　如何保證由Gate-first轉(zhuǎn)向Gate-last工藝的管芯密度不變條件：

　　不過(guò)，要從傳統(tǒng)的Gate-first工藝轉(zhuǎn)換到Gate-last工藝，不僅需要芯片代工廠商對(duì)工序和制造工藝進(jìn)行調(diào)整，還需要電路的設(shè)計(jì)方對(duì)電路的Layout設(shè)計(jì)進(jìn)行較大的調(diào)整，唯此才能在轉(zhuǎn)換工藝后保持產(chǎn)品的管芯密度不變。而臺(tái)積電則表示他們已經(jīng)在于客戶商討如何調(diào)整電路設(shè)計(jì)方案，以適應(yīng)Gate-last工藝的要求等事宜。

　　蔣尚義表示：“Gate-last工藝當(dāng)然也存在一些局限性。比如這種工藝制出的管子結(jié)構(gòu)很難實(shí)現(xiàn)平整化。不過(guò)如果設(shè)計(jì)方的Layout團(tuán)隊(duì)能夠在電路設(shè)計(jì)方面做出一些改動(dòng)，那么就可以克服這個(gè)問(wèn)題，使Gate-last工藝制作出來(lái)的芯片的管芯密度與Gate-first工藝相近?？傊绻挠肎ate-last工藝，要想生產(chǎn)出優(yōu)質(zhì)芯片，代工方和設(shè)計(jì)方都要費(fèi)些心思。”

　　目前臺(tái)積電的設(shè)計(jì)服務(wù)團(tuán)隊(duì)正與大客戶的電路設(shè)計(jì)Layout團(tuán)隊(duì)一起合作解決這些問(wèn)題。蔣尚義表示在臺(tái)積電和客戶的積極合作之下，采用Gate-last工藝制作出來(lái)的芯片管芯密度完全可以達(dá)到Gate-first工藝的水平：“有的客戶一開始的時(shí)候抱怨連連，曾一度表示如果采用這種新工藝，那么產(chǎn)品的管芯密度很難與Gate-first保持一致，不過(guò)經(jīng)過(guò)我們多次面對(duì)面的商談?dòng)懻?，客戶們已?jīng)完全接受了這種新的工藝。”

　　Gate-last工藝的邊緣效應(yīng)：可為PMOS管溝道提供額外的硅應(yīng)變力：

　　另外，據(jù)蔣尚義介紹，臺(tái)積電的Gate-last工藝不僅解決了主要問(wèn)題，而且還可以為PMOS管溝道提供額外的硅應(yīng)變力(其原理與Intel HKMG Gate-last工藝能為PMOS管溝道提供額外硅應(yīng)變力的原理是相同的)。

　　臺(tái)積電的28nm制程實(shí)施計(jì)劃：

　　按早先發(fā)布的消息，臺(tái)積電今年將啟用三種不同的28nm制程工藝技術(shù)，這三種制程工藝分別是：

　　1-“低功耗氮氧化硅柵極絕緣層(SiON)工藝”(代號(hào)28LP);

　　2-"High-K+金屬柵極(HKMG)高性能工藝“(代號(hào)28HP);

　　3-”低功耗型HKMG工藝“(代號(hào)28HPL)。

　　這里請(qǐng)注意只有后兩種工藝中才采用了Gate-last工藝。其中28LP制程技術(shù)臺(tái)積電此前曾多次宣稱會(huì)在明年第二季度開始投產(chǎn)，這種工藝的特征是柵極采用傳統(tǒng)的氮氧化硅電介質(zhì)+多晶硅柵極進(jìn)行制造，制造成本較低，實(shí)現(xiàn)較為簡(jiǎn)單，主要用于手機(jī)和各種移動(dòng)應(yīng)用。

　　據(jù)介紹，臺(tái)積電計(jì)劃今年中期推出首款28nm制程，這種制程中的柵極絕緣層將采用SiON材料制作(對(duì)應(yīng)上面的28LP制程)。蔣尚義表示：“在28nm制程節(jié)點(diǎn)，我們的SiON柵極絕緣層技術(shù)將被推向極致。此后我們可能不會(huì)繼續(xù)應(yīng)用SiON材料制作柵極絕緣層，而會(huì)改變制作絕緣層的材料。”他表示SiON制程在成本方面的優(yōu)勢(shì)更為明顯，并且非常適合那些對(duì)管子的漏電量并不十分敏感的應(yīng)用場(chǎng)合;而對(duì)管子漏電量要求較高的客戶則可以選擇28nm high-k柵極絕緣層技術(shù)來(lái)制作自己的產(chǎn)品。

　　臺(tái)積電的28nm+SiON制程將于今年第二季度末進(jìn)行投產(chǎn)，屆時(shí)臺(tái)積電會(huì)將與這種制程有關(guān)的內(nèi)部互聯(lián)，設(shè)計(jì)規(guī)則等等相關(guān)事項(xiàng)一一解決。“這樣，到今年年底前，我們便可以集中精力解決28nm+HKMG制程的問(wèn)題(對(duì)應(yīng)上面的28HP/28HPL制程)，并于今年年底推出28nm+HKMG制程技術(shù)。”

　　在被問(wèn)及轉(zhuǎn)向28nm制程工藝的風(fēng)險(xiǎn)程度時(shí)，蔣尚義表示：“有些制程節(jié)點(diǎn)的升級(jí)相對(duì)較為容易，比如從90nm轉(zhuǎn)向65nm的技術(shù)難度和風(fēng)險(xiǎn)便較低。不過(guò)我認(rèn)為從40nm轉(zhuǎn)向28nm制程的風(fēng)險(xiǎn)是相當(dāng)高的，當(dāng)然我們已經(jīng)做好了有關(guān)各個(gè)方面的準(zhǔn)備，比如工藝可靠性，以及產(chǎn)品良率控制等等。從2006到2009年，我們的技術(shù)團(tuán)隊(duì)成員數(shù)已經(jīng)增長(zhǎng)了一倍，我們很有信心在這次沖擊28nm制程節(jié)點(diǎn)的戰(zhàn)役中取勝!”

　　臺(tái)積電：Gate-last工藝必將一統(tǒng)天下:

　　蔣尚義還預(yù)測(cè)稱未來(lái)半導(dǎo)體業(yè)界的制程技術(shù)必然最終倒向Gate-last工藝：“我相信目前仍堅(jiān)守Gate-first陣營(yíng)的廠商在22nm制程節(jié)點(diǎn)將被迫轉(zhuǎn)向采用Gate-last工藝。我不是在批評(píng)他們，只是認(rèn)為他們最終會(huì)改變觀念的。除非他們能找到一種成本低，極具創(chuàng)意的方案來(lái)控制管子的門限電壓，否則他們必然要轉(zhuǎn)向Gate-last工藝。”