加速IC測試工具開發(fā)進程

　　在硅谷，EDA工具供應商非常活躍。每次Globalpress公司組織采訪活動中，EDA都是重要環(huán)節(jié)。Mentor Graphics公司設計到芯片(Design to Silicon)部門副總裁兼總經(jīng)理Joseph Sawicki介紹了芯片測試的挑戰(zhàn)。

　　隨著IC制程節(jié)點從90nm向65nm和45nm延伸，需要測試的數(shù)據(jù)量會激增，相應地會帶來測試成本的提高(圖1)。例如，從90nm到65nm時，由于增加了門數(shù)，傳統(tǒng)的測試量急劇增加;同時，在速(at-speed)測試也成倍增加，這是由于時序和信號完整性的敏感需求;到了45nm時代，在前兩者的基礎上，又新增了在新節(jié)點上探測新缺陷的測試。

　　圖1 測試成本的驅動力