Altium一體化設(shè)計消除FPGA到PCB障礙

      Altium宣布Altium 公司的最新一體化電子產(chǎn)品開發(fā)系統(tǒng)Altium Designer 6.0 極大地增強了FPGA-PCB 協(xié)同設(shè)計的能力，工程師可以充分利用FPGA 作為系統(tǒng)平臺，而且簡化大型FPGA 與物理PCB 平臺的集成。 
     雖然人們早就認識到了FPGA 給邏輯開發(fā)帶來的好處，但把這些器件集成到PCB 設(shè)計流程所帶來的挑戰(zhàn)，會使得PCB 線路板設(shè)計變得十分復(fù)雜并導(dǎo)致整體設(shè)計時間超長。通常無需考慮PCB 版圖即進行FPGA 管腳分配，而在大規(guī)?？删幊唐骷惺褂玫拿芗庋b技術(shù)將使得PCB 板布線成為極大的挑戰(zhàn)。 
       Altium Designer 打破了FPGA 的使用障礙，把硬連接的PCB 平臺和軟件及軟連接的邏輯開發(fā)集成在一起，后者構(gòu)成的嵌入式智能通過在PCB 線路板上編程以創(chuàng)建完整的應(yīng)用

。Altium Designer 6.0 改進了FPGA 級設(shè)計和PCB 級設(shè)計間的集成，開發(fā)了很多新功能，與現(xiàn)在的大型可編程器件相結(jié)合，它們精簡了產(chǎn)品開發(fā)。 

       “ 大型FPGA 器件的可用性正改變著工程師的系統(tǒng)設(shè)計方法——產(chǎn)品中可以添加更多智能并同時縮短設(shè)計時間，減少制造成本。” Altium 的創(chuàng)始人和CEO Nick Martin 說，“Altium Designer 6.0 可幫助工程師在嵌入式智能級和物理設(shè)計級充分利用FPGA 提供的好處，系統(tǒng)的統(tǒng)一特性打破了在主流設(shè)計中廣泛采用可編程器件的障礙，這樣可以充分利用這些器件的擴展資源，簡化邏輯和物理設(shè)計?！?nbsp;


       Altium Designer 6.0 引入了動態(tài)網(wǎng)絡(luò)重分配概念，PCB 布線期間可在線交換FPGA 管腳。這包括重新分配預(yù)先布線的子網(wǎng)和交換鏈接的差分信號對，差分信號對可利用FPGA 器件上充分的LVDS 資源。動態(tài)網(wǎng)絡(luò)重分配在板級具有增強了的FPGA 管腳優(yōu)化引擎，允許工程師充分利用FPGA 器件管腳的可重新編程特性，在PCB 板極獲得最優(yōu)的布線方案。Altium Designer 系統(tǒng)的統(tǒng)一特性允許在板級完成的管腳交換和FPGA 項目的自動同步，減少手動調(diào)整處理I/O 的耗時。 


       通常帶有大量管腳的FPGA 器件是密集BGA 型封裝。這給原型階段的調(diào)試帶來很大困難，因為這些器件上的管腳不能直接探測。Altium Designer 的LiveDesign 開發(fā)方法允許工程師在開發(fā)中可與基于FPGA 的設(shè)計直接交互。Altium Designer 6.0 具有改進的JTAG 器件瀏覽器，可提供系統(tǒng)中所有JTAG 器件的管腳狀態(tài)顯示，在調(diào)試期間工程師可以實時檢測管腳信號狀態(tài)。管腳狀態(tài)也可以在源原理圖和PCB 版圖動態(tài)顯示，‘定位’查看設(shè)計文檔內(nèi)的信號狀態(tài)。另外還有Altium Designer 的FPGA 虛擬儀器，可用來設(shè)定并監(jiān)控FPGA 內(nèi)的信號，給設(shè)計師提供電路運行完整的狀態(tài)圖，以進行系統(tǒng)的邏輯和物理調(diào)試。 


       FPGA 系統(tǒng)的在線測試在Altium Designer 6.0 中得到改進，提供增強的邏輯分析儀(LAX)虛擬儀器?？膳渲玫腖AX 可監(jiān)控FPGA 內(nèi)從8 位到64 位帶寬的總線，支持多重信號集的連接。任意信號都可用來觸發(fā)輸入或選定為數(shù)據(jù)源。當可配置的LAX 連接到處理器指令總線時，總線數(shù)據(jù)可顯示為反匯編的代碼指令，代碼相關(guān)的問題可方便地在虛擬儀器輸出中進行跟蹤。 


       Altium Designer 6.0 中32 位的基于FPGA 的處理器系統(tǒng)也有更多通用性，支持大量第三方的軟核和分立處理器，包括Xilinx® MicroBlaze™ 軟處理器、Sharp® BlueStreak™ LH79520 (基于ARM720T) 和AMCC® 

       PowerPC® 405CR 分立處理器。這些新器件的支持，對于已經(jīng)有了8 位和32 位目標獨立軟處理器支持的Altium Designer 設(shè)計系統(tǒng)來說，使設(shè)計者在使用FPGA 進行嵌入式系統(tǒng)開發(fā)時更加靈活。Altium Designer 6.0 提供的包裹連接器內(nèi)核可幫助設(shè)計者定位支持的第三方處理器，同時保留Altium Designer 環(huán)境的所有設(shè)計功能，包括使用Altium Designer 虛擬儀器方便地連接基于FPGA 外設(shè)和用LiveDesign 進行調(diào)試。Altium基于Viper 的編譯器工具鏈保證所有處理器間的軟件兼容性，包裹連接器內(nèi)核提供硬件兼容性。這意味著嵌入式設(shè)計師無需花費高昂的重新設(shè)計工程的代價即可在處理器間進行設(shè)計移植。