為您的轉(zhuǎn)換器選擇正確的時鐘(1)

　　孔徑延遲的重要性有許多原因，主要是由于時鐘和模擬信號具有某種形式的同步，而且與其他信號的關(guān)系也很重要。在同步信號時，意外的時間延遲會導(dǎo)致數(shù)字和模擬信號不能按預(yù)期再現(xiàn)，如以下兩個應(yīng)用所示。

　　在第一個示例中，以兩種不同時鐘對瞬態(tài)事件進行采樣，并比較所得結(jié)果。一組樣本中，信號是在預(yù)期時間上采樣。另一組中，采樣提早半個時鐘周期，即AD是時鐘周期的-0.5。雖然信號得以精確采樣，可以看到，當(dāng)樣本彼此堆疊時，得到的數(shù)字信號不同。在ADC應(yīng)用中這可能很重要，容許時序誤差與模擬輸入的最大壓擺率及容許誤差相關(guān)，如以下公式所示： 

　　試舉一例，考慮2.048V范圍的8位ADC，將同步瞬態(tài)事件與63 V/μs的最大壓擺率進行數(shù)字轉(zhuǎn)換。如果所需精度為1 LSB (0.008 mV)，則孔徑延遲必須小于127 ps!

　　圖2眼圖顯示的是孔徑延遲的另一示例。眼圖在通信信號內(nèi)產(chǎn)生，通常與復(fù)雜波形相關(guān)(例如假想信號I和Q)。其目的是對開放程度最大的眼部中心內(nèi)的眼圖進行取樣。如果采樣過早或過遲，眼部部分閉合且采樣信號較小，出現(xiàn)誤差的概率較高。大多數(shù)通信系統(tǒng)能夠?qū)ο到y(tǒng)重新定時，確保實現(xiàn)最佳采樣，但必須具有足夠的余量來涵蓋信號鏈內(nèi)的預(yù)計延遲。

　　除轉(zhuǎn)換器AD外，其他考慮因素包含PCB(印制電路板)材料和時鐘布局。典型PCB布局可能以每英寸150~200 ps的延遲傳播時鐘信號(假定使用標(biāo)準(zhǔn)FR4材料和50Ω走線)。因此，即使是小型PCB走線，也可增加預(yù)期時鐘延遲。如果孔徑延遲對您的應(yīng)用很重要，則應(yīng)注意讓時鐘長度彼此匹配，并確保時鐘和模擬長度也彼此匹配。設(shè)計恰當(dāng)?shù)牟季謶?yīng)提供長度和幾何形狀均匹配的走線長度，同時小心避免大角度和不必要的過孔。當(dāng)路由模擬和時鐘信號時，通常這些線路具有最高優(yōu)先級，首先接受路由放置。遵循該原則可獲得最佳性能。有關(guān)路由模擬和時鐘信號的細節(jié)在指導(dǎo)手冊布局段落中詳細論述。

　　頻域

　　大多數(shù)系統(tǒng)對所使用的各種頻率有精度要求。這些要求也適用于類似ADC和DAC這樣的采樣系統(tǒng)。如果提供給這些系統(tǒng)的采樣時鐘有頻率錯誤，則會轉(zhuǎn)化成轉(zhuǎn)換后信號的頻率(及時間)誤差。例如，如果DAC額定具有500 MSPS時鐘，產(chǎn)生100 MHz模擬輸出，則時鐘頻率內(nèi)的任何誤差將直接轉(zhuǎn)化成輸出頻率誤差。如果采樣時鐘關(guān)閉100 ppm(百萬分率)，則所得模擬輸出也會關(guān)閉100 ppm。因此在使用數(shù)據(jù)轉(zhuǎn)換器時，所選擇的時鐘精度必須匹配DAC的所得模擬輸出或ADC的模擬輸入。

　　相位域

　　時鐘內(nèi)的靜態(tài)相位誤差會呈現(xiàn)與上述孔徑延遲相同的誤差。但在對信號相位信息敏感的應(yīng)用中，這一點變得很重要。由于固定時間延遲在不同頻率下產(chǎn)生不同相位誤差，在相位域內(nèi)，寬帶信號將在整個頻譜上呈現(xiàn)線性相移。在相位內(nèi)包含大多數(shù)信息的應(yīng)用中，例如視頻和通信，必須考慮這一由時間延遲引起的相移。許多系統(tǒng)中，目標(biāo)信號可分散在5 MHz或更高頻率上。某一路徑上的延遲會在整個頻譜上引入頻率相關(guān)相位延遲。

　　幸運的是，該延遲是線性相位延遲，可以用多種方式進行校正。不過，必須了解時鐘或模擬路徑內(nèi)的延遲是如何導(dǎo)致額外相位變化的。時鐘和模擬路徑之間的差分延遲會隨頻率變化產(chǎn)生相位誤差，計算公式如下：

　　如上所示，這是與頻率成函數(shù)關(guān)系的線性延遲。通常，線性相位延遲無需擔(dān)心，除非有多條路徑正在進行匹配，如相控陣或MIMO(多輸入多輸出)系統(tǒng)。即便如此，只要路徑間的誤差相互匹配，也不會造成問題。當(dāng)延遲以非線性方式隨頻率變化時，問題就出現(xiàn)了。群延遲是衡量不同頻率的信號在給定路徑中的傳播速率的指標(biāo)。由于延遲變化，相移不同于線性相位，難以進行校正。群延遲通常更多地與濾波器路徑而不是系統(tǒng)時鐘相關(guān)，因此不在本文討論范圍之內(nèi)。