引領(lǐng)28nm FPGA“智”造時代

　　2010年，TSMC已為客戶的28nm FPGA提供了先進的硅穿孔(TSV, Through Silicon Via)以及硅中介層(Silicon Interposer)的芯片驗證(prototyping) 服務(wù)。憑借TSMC研發(fā)的TSV及與IC制造服務(wù)業(yè)者兼容的晶圓級封裝技術(shù)，TSMC承諾與客戶緊密合作開發(fā)符合成本效益的2.5D/3D(2.5維/3維)集成電路系統(tǒng)整合方案。

　　如果用一個簡單的量化標(biāo)準(zhǔn)來衡量28nm和40nm工藝的區(qū)別的話，集成度是傳統(tǒng)40nm工藝的兩倍。通過將更多功能單元集成在單一的系統(tǒng)級芯片上，企業(yè)可以大幅降低終端產(chǎn)品成本，并且可以制造出更小、更薄的產(chǎn)品。與傳統(tǒng)的40nm工藝相比，在指定速度下，28HPL的功耗最高可以減少一半(圖4)，部分設(shè)計的待機功率更可以低至30%，而速度上最高可以有將近80%的提升。

　　賽靈思的全新FPGA就是基于TSV技術(shù)的28nm新產(chǎn)品，賽靈思亞太區(qū)銷售及市場副總裁楊飛坦言這得益于28nm工藝技術(shù)——28nm高性能低功耗工藝(28HPL)。賽靈思推出了統(tǒng)一的Virtex架構(gòu)，將整體功耗降低一半且具有高容量(200萬邏輯單元)的7系列FPGA產(chǎn)品，不僅能實現(xiàn)出色的生產(chǎn)率，解決 ASIC 和 ASSP 等其他方法開發(fā)成本過高、過于復(fù)雜且不夠靈活的問題，使 FPGA 平臺能夠滿足日益多樣化的設(shè)計群體的需求。

　　設(shè)計挑戰(zhàn)

　　新工藝帶來新競爭優(yōu)勢的同時，將許多設(shè)計和制造上的挑戰(zhàn)也帶給業(yè)界，為此，要求設(shè)計者與EDA(電子設(shè)計自動化)和晶圓廠之間保持良好的合作以應(yīng)對全新的設(shè)計和制造挑戰(zhàn)。

　　談及SoC(系統(tǒng)級芯片)設(shè)計師在新的節(jié)點中將會遇到的工具和方法的轉(zhuǎn)變， Synopsys公司戰(zhàn)略聯(lián)盟總監(jiān)Kevin Kranen認為，新節(jié)點面臨的挑戰(zhàn)各不相同：32nm和28nm的EDA工具需求相同，其所面臨的主要挑戰(zhàn)包括以下幾方面：

　?、庇捎赟iON柵極介質(zhì)厚度過薄難以控制，在降低柵極漏電和閾值變異性方面的挑戰(zhàn);

　?、苍?93nm光刻基本限值下的挑戰(zhàn);

　?、秤糜趨?shù)提取的新工藝拓撲結(jié)構(gòu)建模方面的挑戰(zhàn);

　?、垂芾韰?shù)異變性，尤其是在簽核期間異變性的挑戰(zhàn)。