針對(duì)未來(lái)十年 “All Programmable”器件的顛覆之作

　　在這個(gè)流程中，用戶先創(chuàng)建一個(gè)設(shè)計(jì) C、C++ 或 SystemC 表達(dá)式，以及一個(gè)用于描述期望的設(shè)計(jì)行為的 C 測(cè)試平臺(tái)。隨后用 GCC/G++或 Visual C++ 仿真器驗(yàn)證設(shè)計(jì)的系統(tǒng)行為。一旦行為設(shè)計(jì)運(yùn)行良好，對(duì)應(yīng)的測(cè)試臺(tái)的問(wèn)題全部解決，就可以通過(guò) Vivado HLS Synthesis 運(yùn)行設(shè)計(jì)，生成 RTL 設(shè)計(jì)，代碼可以是 Verilog，也可以是 VHDL。有了 RTL 后，隨即可以執(zhí)行設(shè)計(jì)的 Verilog 或 VHDL 仿真，或使用工具的 C封裝器技術(shù)創(chuàng)建 SystemC 版本。然后可以進(jìn)行System C架構(gòu)級(jí)仿真，進(jìn)一步根據(jù)之前創(chuàng)建的 C 測(cè)試平臺(tái)，驗(yàn)證設(shè)計(jì)的架構(gòu)行為和功能。

　　設(shè)計(jì)固化后，就可以通過(guò) Vivado 設(shè)計(jì)套件的物理實(shí)現(xiàn)流程來(lái)運(yùn)行設(shè)計(jì)，將設(shè)計(jì)編程到器件上，在硬件中運(yùn)行和/或使用 IP 封裝器將設(shè)計(jì)轉(zhuǎn)為可重用的 IP。隨后使用 IP 集成器將 IP 集成到設(shè)計(jì)中，或在系統(tǒng)生成器 (System Generator) 中運(yùn)行 IP?！　?/p>

圖三 – Vivado HLS 支持設(shè)計(jì)團(tuán)隊(duì)直接從系統(tǒng)級(jí)開(kāi)始他們的設(shè)計(jì).

　　這只是使用該工具的方法之一。實(shí)際上在即將發(fā)行的賽靈思Xcell雜志中，安捷倫的 Nathan Jachimiec 和賽靈思的 Fernando Marinez Vallina 將介紹如何使用 Vivado HLS 技術(shù)(在 ISE設(shè)計(jì)套件的流程中稱為 AutoESL 技術(shù))為安捷倫開(kāi)發(fā) UDP 包引擎。

　　VIVADO 仿真器

　　除了 Vivado HLS，公司還為該套件新開(kāi)發(fā)了一種同時(shí)支持 Verilog 和 VHDL 的混合語(yǔ)言仿真器。Feist 表示，只需要單擊鼠標(biāo)，用戶就可以啟動(dòng)行為仿真，然后從集成波形查看器中查看結(jié)果。通過(guò)采用最新性能優(yōu)化的仿真內(nèi)核，可加速行為級(jí)仿真速度，執(zhí)行速度比賽靈思 ISE 設(shè)計(jì)套件仿真器快三倍。采用硬件協(xié)仿真，門級(jí)仿真速度則可加快 100 倍。