硬件仿真正當(dāng)時(shí),DFT降低不良率

　　當(dāng)今IC設(shè)計(jì)越來(lái)越復(fù)雜，已經(jīng)向10億門進(jìn)發(fā)，同時(shí)需要更快的上市時(shí)間，20nm、3DIC也成為研發(fā)熱門。如何提高設(shè)計(jì)效率?Mentor Graphics公司董事長(zhǎng)兼CEO Walden Rhines稱硬件仿真(emulation)是仿真的潮流。
                                
　　而過(guò)去很多客戶采用軟件仿真(simulation)，現(xiàn)在慢慢轉(zhuǎn)移到硬件仿真。因?yàn)橛布杀局挥熊浖?/300。同時(shí)，驗(yàn)證占整體設(shè)計(jì)的時(shí)間很長(zhǎng)，硬件仿真能縮短時(shí)間、提高效率。

　　據(jù)悉，現(xiàn)在的IC必須要做很多驗(yàn)證。其中的一個(gè)功能是抗靜電放電(ESD)測(cè)試。每個(gè)芯片都有一定的抗靜電能力，但是這個(gè)能力只有等到芯片制造封裝出來(lái)，到測(cè)試工廠去測(cè)時(shí)才被發(fā)現(xiàn)。

　　Mentor公司的Calibre PERC工具利用特殊手段，能夠在芯片流片之前就告訴客戶抗靜電能力、失效風(fēng)險(xiǎn)在哪里，提高了芯片一次設(shè)計(jì)成功的幾率。

　　DFT(可測(cè)試性設(shè)計(jì))方面，芯片的測(cè)試很重要。在測(cè)試芯片向量產(chǎn)生時(shí)，一般只看芯片設(shè)計(jì)里有哪些邏輯和功能，好的EDA工具可以幫你找出失效在哪里，可能的失效可以先去做測(cè)試。但是今天，在DFT方面，沒(méi)有一個(gè)測(cè)試可以看出標(biāo)準(zhǔn)的庫(kù)單元里是否失效。我們能在庫(kù)里面可能失效的模型，放在我們測(cè)試的方案里。即芯片可能一樣通過(guò)了一般的測(cè)試，透過(guò)CellAwareDFT，測(cè)試后，失效率大幅降低。在一些初期的測(cè)試中發(fā)現(xiàn)，不良率可以從600～700ppm，降低到幾十ppm。這對(duì)于高檔產(chǎn)品很重要，一方面可以降低系統(tǒng)級(jí)測(cè)試的成本，另一方面可以使產(chǎn)品單價(jià)提高很多。