Cadence推出最新版Allegro印刷電路板(PCB)技術(shù)

　　全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司(NASDAQ: CDNS)，于近日宣布推出最新版Allegro®印刷電路板(PCB)技術(shù)，解決客戶對于高效產(chǎn)品開發(fā)的簡化解決方案的需要。Allegro 16.6能夠?qū)⒏咚俳缑娴臅r(shí)序閉合加快30-50%，這有賴于時(shí)序敏感型物理實(shí)現(xiàn)與驗(yàn)證，其對應(yīng)的業(yè)界首個(gè)電子CAD(ECAD)團(tuán)隊(duì)協(xié)作環(huán)境，面向使用Microsoft SharePoint技術(shù)的PCB設(shè)計(jì)。

　　“芯片設(shè)計(jì)師的任務(wù)是在緊迫的上市時(shí)間限制下開發(fā)日益復(fù)雜的產(chǎn)品，快速方便地調(diào)用本地與國際設(shè)計(jì)團(tuán)隊(duì)和資源，會帶來極大的競爭優(yōu)勢，”微軟創(chuàng)新及產(chǎn)品生命周期管理解決方案主管Simon Floyd說，“Cadence® PCB設(shè)計(jì)工具與SharePoint集成，提供了一種獨(dú)特環(huán)境，促進(jìn)團(tuán)隊(duì)協(xié)作、設(shè)計(jì)創(chuàng)建與控制，生產(chǎn)力會得到極大的提升。”

　　Allegro 16.6產(chǎn)品線的新功能有助于嵌入式雙面及垂直部件的小型化改良，改進(jìn)時(shí)序敏感型物理實(shí)現(xiàn)與驗(yàn)證，加快時(shí)序閉合，并改進(jìn)ECAD和機(jī)械化CAD(MCAD)協(xié)同設(shè)計(jì)--這些都對加快多功能電子產(chǎn)品的開發(fā)至關(guān)重要。

　　Allegro套件業(yè)界領(lǐng)先的PCB設(shè)計(jì)小型化功能是2011年推出的。Allegro 16.6產(chǎn)品套件繼續(xù)利用嵌入式有源及無源元件最新的生產(chǎn)工藝，解決電路板尺寸不斷縮小有關(guān)的特定設(shè)計(jì)問題。元件可利用Z軸垂直潛入到PCB內(nèi)層，大大減少X和Y軸布線空間。

　　“我們領(lǐng)先的ECP(C)技術(shù)滿足了客戶對于節(jié)約成本的小型化需求，”AT&S高級封裝首席運(yùn)營官M(fèi)ark Beesley說，“Cadence與AT&S已經(jīng)合作多年，如今正在解決共同客戶對于高級小型化技術(shù)的需要。”

　　Allegro 16.6通過自動交互延遲調(diào)整(AiDT)加快時(shí)序敏感型物理實(shí)現(xiàn)。自動交互延遲調(diào)整可縮短時(shí)間，滿足高級標(biāo)準(zhǔn)界面的時(shí)序約束，例如DDR3等，縮短的程度可達(dá)30-50%。AiDT可幫助用戶逐個(gè)界面地迅速調(diào)整關(guān)鍵高速信號的時(shí)間，或?qū)⑵鋺?yīng)用于字節(jié)通道級，將PCB上的線路調(diào)整時(shí)間從數(shù)日縮短到幾個(gè)小時(shí)。EMA Timing Designer結(jié)合Allegro PCB SI功能，幫助用戶迅速實(shí)現(xiàn)關(guān)鍵高速信號的時(shí)序閉合。

　　PCB/enclosure協(xié)同設(shè)計(jì)通過ECAD-MCAD流程進(jìn)行簡化，基于proStep iViP標(biāo)準(zhǔn)的EDMD schema 2.0版本。此流程可減少ECAD和MCAD團(tuán)隊(duì)之間不必要的迭代，縮短產(chǎn)品開發(fā)時(shí)間。

　　供應(yīng)情況:

　　Allegro 16.6 PCB解決方案將于2012年第四季度推出。