Cadence和TSMC為16納米FinFET開發(fā)設(shè)計架構(gòu)

Cadence設(shè)計系統(tǒng)公司4月9日宣布與TSMC簽訂了一項長期合作協(xié)議，共同開發(fā)16納米FinFET技術(shù)，以其適用于移動、網(wǎng)絡(luò)、服務(wù)器和FPGA等諸多應(yīng)用領(lǐng)域。此次合作非常深入，開始于工藝制造的早期階段，貫穿于設(shè)計分析至設(shè)計簽收，全面有效解決FinFETs設(shè)計存在的問題，從而交付能實現(xiàn)超低功耗、超高性能芯片的設(shè)計方案。

在16納米及以下工藝技術(shù)下設(shè)計開發(fā)系統(tǒng)級芯片設(shè)計（SoC），只有FinFET 技術(shù)才具備功率、性能和面積上（PPA）的獨特優(yōu)勢。與平面FET不同，F(xiàn)inFET采用從襯底上生長出垂直的鰭狀結(jié)構(gòu)，并在其周圍形成環(huán)繞柵極，從而提高晶體管速度同時能有效控制漏電。此次，Cadence與TSMC擴大合作范圍，為芯片設(shè)計師提供卓越的設(shè)計架構(gòu)以及準(zhǔn)確的電氣特性和寄生模型，以促進先進FinFET技術(shù)在移動及各應(yīng)有領(lǐng)域的廣泛應(yīng)用。

“在從分析到簽收的過程中，F(xiàn)inFET器件的精確度要求更高，這就是TSMC與Cadence合作完成此項目的原因，”TSMC設(shè)計架構(gòu)營銷部高級主管Suk Lee說道。“通過此次合作，設(shè)計師將能夠更加放心地使用這項新的工藝技術(shù)，從而讓我們的共同客戶實現(xiàn)功率、性能和市場投放時間方面的目標(biāo)。”

“若要開發(fā)適用于這種復(fù)雜、新穎工藝的設(shè)計架構(gòu)，代工廠（Foundries）必須與EDA技術(shù)創(chuàng)新者緊密合作，”Cadence芯片實現(xiàn)產(chǎn)品集團（Silicon Realization Group）高級副總裁徐季平說道。“通過與FinFET技術(shù)領(lǐng)導(dǎo)者TSMC合作，Cadence將利用獨一無二的技術(shù)創(chuàng)新和專業(yè)知識，為設(shè)計師們提供卓越的 FinFET設(shè)計能力，將高性能、低功耗產(chǎn)品投放于市場。”

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