Xilinx UltraScale?：為您未來架構(gòu)而打造的新一代架構(gòu)

　　因此，基于UltraScale架構(gòu)的All Programmable器件能提供超過1 Tb/s的DDR SDRAM存儲器帶寬，用以滿足領(lǐng)先的新一代系統(tǒng)設(shè)計提出的海量數(shù)據(jù)流、快速處理和超大存儲器等要求。與軟核PHY相比，硬化的SDRAM PHY模塊能將讀取時延降低30%，同時該模塊能控制DDR4 SDRAM，從而將用于外部存儲器的功耗降低20%以上。

　　片上Block RAM性能往往是影響系統(tǒng)最大時鐘速率的關(guān)鍵因素。賽靈思已對UltraScale架構(gòu)All Programmable器件中的Block RAM進(jìn)行了重新設(shè)計，以便在降低功耗的同時與系統(tǒng)中其他可編程模塊的性能相匹配。新的Block RAM架構(gòu)支持高速存儲器級聯(lián)，消除了DSP和包處理中存在的瓶頸。輸出多路復(fù)用器在這種新架構(gòu)中的使用方式很獨特，使得Vivado設(shè)計套件工具在無需附加片讓布線或邏輯資源的情況下也能高效創(chuàng)建大型、快速的RAM陣列和FIFO。

　　賽靈思還加強(qiáng)了基于UltraScale架構(gòu)的Block RAM FIFO配置，以便在相同F(xiàn)IFO上支持不同寬度的輸入與輸出端口。當(dāng)FIFO需要從一個系統(tǒng)時鐘域跨越到另一個域時(UltraScale架構(gòu)現(xiàn)在支持很多個時鐘域)，這項功能很有幫助。

　　實現(xiàn)快速、智能處理

　　為滿足最終用戶要求，DSP和包處理系統(tǒng)的性能需要不斷提高，如圖8示。　　

 

　　人們需要從噪聲中提取更多信號信息;需要創(chuàng)建更加逼真的圖像;需要應(yīng)對無止境的數(shù)據(jù)包流量增長，所有這些都在對性能提出更高要求。然而，與此同時，還要將成本控制在規(guī)定的預(yù)算范圍內(nèi)，這樣就給設(shè)計帶來了諸多實際限制。如圖9所示，圖中描述了LTE和LTE Advanced(LTE-A)基站的性能與成本隨時間的變化趨勢?！　?/p>

 

　　簡而言之，客戶需要以更低成本獲得更高的系統(tǒng)性能，這是大多數(shù)電子產(chǎn)業(yè)永恒不變的趨勢，而這也正是UltraScale架構(gòu)的優(yōu)勢所在。

　　在領(lǐng)先的性能優(yōu)勢基礎(chǔ)之上增強(qiáng)DSP

　　賽靈思針對UltraScale架構(gòu)顯著增強(qiáng)了已經(jīng)具備行業(yè)最高性能的Virtex-7 FPGA的DSP48E1 DSP slice，以實現(xiàn)更快的數(shù)字信號處理能力，同時減少DSP模塊外部的布線或邏輯資源使用量。在DSP slice上應(yīng)用的一系列創(chuàng)新功能可以改善乘法運算和MACC運算，從而增強(qiáng)功能并降低功耗。

　　基于UltraScale架構(gòu)的DSP48E2 DSP slice包含27×18位乘法器，可將更大的函數(shù)映射到更少的DSP slice中。例如，DSP48E2 block憑借更寬的27×18位乘法器能夠以更少的資源實現(xiàn)IEEE Std 754雙精度算法，與采用賽靈思7系列All Programmable器件中的DSP48E1模塊實現(xiàn)相同功能相比，所采用的DSP模塊數(shù)量可減少三分之二。

　　在DSP48E2 slice中包含寬MUX和寬XOR函數(shù)后，像錯誤校正與控制(ECC)、循環(huán)冗余校驗(CRC)以及前向糾錯(FEC)等非DSP運算就可以將DSP slice作為高速、硬化的寬邏輯模塊來使用。這些增強(qiáng)特性有助于提高性能，降低功耗，并減少可配置邏輯模塊(CLB)的使用量，從而將更多CLB用于實現(xiàn)其他功能。正是通過為DSP等模塊增加新功能，UltraScale架構(gòu)得以同時滿足新一代應(yīng)用對于提高處理能力以及降低成本方面的要求。

　　擴(kuò)展的智能數(shù)據(jù)包處理性能

　　無止境的帶寬需求正持續(xù)推高網(wǎng)絡(luò)通信基礎(chǔ)設(shè)施的升級投入。數(shù)字視頻傳輸所形成的海量數(shù)據(jù)流加速了100Gb/s網(wǎng)絡(luò)設(shè)備的成熟，同時也加大了對400G解決方案的需求。數(shù)據(jù)包處理甚至可以給當(dāng)前業(yè)內(nèi)數(shù)百Gb每秒速率的最先進(jìn)架構(gòu)帶來嚴(yán)峻的性能挑戰(zhàn)。在線路速度下執(zhí)行的校驗和計算與橋接等基礎(chǔ)數(shù)據(jù)包處理功能會對性能和資源利用率帶來顯著影響。

　　除了解決與高性能數(shù)據(jù)包處理有關(guān)的海量數(shù)據(jù)流問題外，UltraScale架構(gòu)還包含多種專為數(shù)據(jù)包處理定制的創(chuàng)新功能。其中包括：對DSP48模塊進(jìn)行修改以支持線速度下進(jìn)行的CRC 32校驗和計算;加入了硬化的Gb以太網(wǎng)MAC和Interlaken芯片到芯片接口，用以支持智能數(shù)據(jù)包處理的性能突破和最新的集成等級。