在基帶處理中使用串行RapidIO協(xié)議進(jìn)行DSP互連

摘 要：本文分析了傳統(tǒng)的多個(gè)DSP 的各種互聯(lián)的方法，提出將串行RapidIO 協(xié)議，這種基于開(kāi)關(guān)的、點(diǎn)對(duì)點(diǎn)的互連方法作為基帶數(shù)據(jù)處理中的互連方案，可以減少成本，并且提供高帶寬下低延時(shí)的雙向通信。然后結(jié)合基站基帶處理，這種方案具有很大的靈活性，最后總結(jié)了使用這種互連方案的好處。

目前，在通信系統(tǒng)中，比如在 VoIP 網(wǎng)關(guān)和無(wú)線基站的系統(tǒng)中，語(yǔ)音和數(shù)據(jù)都在急劇增加，系統(tǒng)的處理能力也要極大地增加，因此單個(gè)DSP 已經(jīng)不能滿(mǎn)足越來(lái)越多的需求，需要把多個(gè)DSP 互聯(lián)成DSP 簇來(lái)增加對(duì)更多數(shù)據(jù)的更快處理能力。DSP 的互連有很多種，不同的應(yīng)用場(chǎng)合可以使用不同的DSP 互聯(lián)。比如基于總線的多DSP 結(jié)構(gòu)復(fù)雜，而且因?yàn)楣蚕砜偩€造成總線帶寬，降低系統(tǒng)整體的效率，總線瓶頸的限制將凸顯出來(lái);通過(guò)HPI 接口-可以提供DSP 之間的互聯(lián)，但是數(shù)據(jù)傳輸速率有限，數(shù)據(jù)傳輸有時(shí)會(huì)成為系統(tǒng)處理能力提高的瓶頸，造成系統(tǒng)整體效率的降低;多通道緩沖串口MCBSP-數(shù)據(jù)傳輸帶寬有限，他們都不適合多DSP 之間的高速數(shù)據(jù)傳輸。DSP 簇需要通過(guò)一種特殊的方式互聯(lián)，以支持更高的帶寬，同時(shí)進(jìn)行低延時(shí)的雙線通信?？梢酝ㄟ^(guò)專(zhuān)用的互聯(lián)芯片來(lái)實(shí)現(xiàn)多DSP 互聯(lián)方案，這樣，連接上不會(huì)復(fù)雜，而且具有靈活性和高速傳輸?shù)奶攸c(diǎn)。在無(wú)線基站中，如果利用RapidIO協(xié)議進(jìn)行DSP 互連則可以大大提高運(yùn)算效率。而且目前芯片的廠家已經(jīng)生產(chǎn)出支持串行RapidIO 接口的芯片，使得DSP 之間高速互聯(lián)成成為可能。

1. 系統(tǒng)介紹

1.1 串行RapidIO

RapidIO 商業(yè)聯(lián)盟組織2001 年提出了針對(duì)多處理器互連的RapidIO 協(xié)議。RapidIO 協(xié)議是一個(gè)點(diǎn)對(duì)點(diǎn)的包交換協(xié)議， 有物理層、運(yùn)輸層和邏輯層3 層結(jié)構(gòu)。邏輯層為RapidIO 節(jié)點(diǎn)的交易， 定義了所有的包格式：運(yùn)輸層為RapidIO 數(shù)據(jù)包提供了路由和尋址的功能;物理層提供了設(shè)備接口的電氣特性說(shuō)明此外， 協(xié)議還提供了流量控制、差錯(cuò)控制等功能。對(duì)于采用較少連線的長(zhǎng)距離傳輸以及背板傳輸，由于RapidIO 物理層采用Lvds 傳輸和高速串行收發(fā)器技術(shù)，在每個(gè)方向上支持高達(dá)10-Gbps 的數(shù)據(jù)吞吐量，可用在圖像和信號(hào)處理、高帶寬存儲(chǔ)器接口等領(lǐng)域中。

1.2 DSP 之間通過(guò)串行RapidIO 進(jìn)行互連

如果 DSP 簇的互連使用串行RapidIO 協(xié)議，可以大大提高吞吐量。如圖1 所示：

圖 1 一種初步的互連方案

可以看出，幾個(gè)DSP 通過(guò)這種方法進(jìn)行互連，利用兩個(gè)DSP 分別從外部收集未處理的數(shù)據(jù)并將處理好的數(shù)據(jù)送出，在幾個(gè)DSP 內(nèi)部利用串行RapidIO 協(xié)議，數(shù)據(jù)在幾個(gè)DSP 之間高速運(yùn)轉(zhuǎn)，正是因?yàn)镽apidIO 這種基于點(diǎn)到點(diǎn)的傳輸特性才能使得高速傳輸?shù)膶?shí)現(xiàn)。另外，還可以通過(guò)一個(gè)外部的主機(jī)hoST 來(lái)實(shí)現(xiàn)控制這幾個(gè)DSP 的一些功能，比如在某種場(chǎng)合可以只運(yùn)行某個(gè)DSP 進(jìn)行特殊運(yùn)算，那么其他的DSP 則處于不工作的狀態(tài)。這種DSP 之間使用串行RapidIO 互連有很多優(yōu)點(diǎn)：

1、RapidIO 協(xié)議分為三層，所有DSP 可以集中處理碼元速率和符號(hào)速率。

2、擁有可以升級(jí)的交織查找表，可以平衡幾個(gè) DSP 的工作量。

3、這種點(diǎn)到點(diǎn)的開(kāi)關(guān)互連可以滿(mǎn)足更高更復(fù)雜的要求，比如多用戶(hù)檢測(cè)等等。

4、協(xié)議中四種優(yōu)先級(jí)設(shè)定，允許高優(yōu)先級(jí)的優(yōu)先通信。

5、RapidIO 中的數(shù)據(jù)流，可以選擇第六種數(shù)據(jù)類(lèi)型，允許數(shù)據(jù)傳輸具有更小的包頭。

1.3 無(wú)線傳輸系統(tǒng)基帶部分

在無(wú)線傳輸中，模擬的用戶(hù)數(shù)據(jù)經(jīng)過(guò)射頻模塊進(jìn)行模擬的轉(zhuǎn)換，發(fā)送到基站的基帶板接收，運(yùn)行一系列的運(yùn)算規(guī)則進(jìn)行調(diào)制解調(diào)來(lái)分析用戶(hù)數(shù)據(jù)?；鶐ё酉到y(tǒng)完成信道解擴(kuò)解調(diào)、編譯碼、擴(kuò)頻調(diào)制的功能。基帶子系統(tǒng)對(duì)上行基帶數(shù)據(jù)進(jìn)行解調(diào)，包括相關(guān)、信道估計(jì)、頻率跟蹤和RAKE 合并等，然后經(jīng)過(guò)譯碼處理、FP 處理傳遞給傳輸子系統(tǒng)。而在下行鏈路中，基帶子系統(tǒng)接收到來(lái)自傳輸子系統(tǒng)的FP 包，根據(jù)要求完成編碼，包括TB 塊CRC 校驗(yàn)和碼塊分段、信道編碼、速率匹配、交織、傳輸信道復(fù)用與物理信道映射等，將下行數(shù)據(jù)發(fā)送到中頻子系統(tǒng)。其中，互相關(guān)、信道估計(jì)和多用戶(hù)檢測(cè)等通常都是用ASIC 和FPGA 來(lái)實(shí)現(xiàn)的，Viterbi 譯碼和turbo 譯碼等通常都是用DSP 實(shí)現(xiàn)的。如圖2 所示：

圖 2 基站基帶處理板簡(jiǎn)化框圖

傳統(tǒng)的 ASIC/FPGA 構(gòu)成的處理器，沒(méi)有對(duì)等網(wǎng)絡(luò)的要求，對(duì)語(yǔ)音、數(shù)據(jù)進(jìn)行固定分配，處理效率比較低。因此可以考慮用DSP 來(lái)實(shí)現(xiàn)，但是單個(gè)DSP 只有一個(gè)內(nèi)核，它的處理能力非常有限，處理數(shù)據(jù)的速度不及FPGA.如果多個(gè)多核協(xié)作進(jìn)行并行計(jì)算，則可以成倍提高DSP 的處理能力，因此可以考慮多個(gè)DSP 互連。多個(gè)DSP 通過(guò)高速協(xié)議互連構(gòu)成的DSP簇能夠很靈活地實(shí)現(xiàn)多種功能，他們之間通過(guò)軟件編程，可以非常靈活地適應(yīng)更高復(fù)雜的要求，并且使對(duì)等網(wǎng)絡(luò)通信成為可能，具有更高的吞吐量。

由于這種模塊只有 DSP 在運(yùn)算，需要進(jìn)行負(fù)載均衡，對(duì)于處理鏈中的DSP 簇，需要給每個(gè)DSP 分配不同的算法模塊。因?yàn)樾枰叩臄?shù)據(jù)速率并且需要更復(fù)雜的多用戶(hù)運(yùn)算，進(jìn)行信道估計(jì)和檢測(cè)，需要用多個(gè)DSP 對(duì)這些運(yùn)算進(jìn)行負(fù)載均衡，從而去實(shí)現(xiàn)更大的算法模塊。比如說(shuō)可以給每個(gè)DSP 相同的算法，也可以讓每個(gè)DSP 本身成為一個(gè)獨(dú)立的算法模塊，這些都是非常靈活的。

2. 系統(tǒng)的具體實(shí)現(xiàn)

DSP 之間通過(guò)RapidIO 協(xié)議進(jìn)行通信的實(shí)現(xiàn)方法，目前可以通過(guò)FPGA 實(shí)現(xiàn)，F(xiàn)PGA 作為DSP 節(jié)點(diǎn)本地互連網(wǎng)絡(luò)協(xié)處理器，采用了分層結(jié)構(gòu)，包括DSP 接口層、RapidIO 的邏輯層、運(yùn)輸層和物理層[4].DSP 通過(guò)外部存儲(chǔ)器接口( EMIF) 和FPGA 相連。但是這種方法需要在FPGA 內(nèi)部進(jìn)行比較復(fù)雜的互連。目前，TUNDRA 公司推出了一款專(zhuān)門(mén)的串行RapidIO芯片--TSI568A.

圖 3 Tsi568a 的內(nèi)部結(jié)構(gòu)。