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基于VHDL和FPGA的多種分頻實(shí)現(xiàn)方法介紹

作者: 時(shí)間:2012-08-01 來源:網(wǎng)絡(luò) 收藏

分頻器是數(shù)字系統(tǒng)設(shè)計(jì)中的基本電路,根據(jù)不同設(shè)計(jì)的需要,我們會(huì)遇到偶數(shù)分頻、奇數(shù)分頻、半整數(shù)分頻等,有時(shí)要求等占空比,有時(shí)要求非等占空比。在同一個(gè)設(shè)計(jì)中有時(shí)要求形式的分頻。通常由計(jì)數(shù)器或計(jì)數(shù)器的級(jí)聯(lián)構(gòu)成各種形式的偶數(shù)分頻及非等占空比的奇數(shù)分頻,較為簡單。但對(duì)半整數(shù)分頻及等占空比的奇數(shù)分頻較為困難。本文利用硬件描述語言,通過QuartusⅡ3.0開發(fā)平臺(tái),使用Altera公司的,設(shè)計(jì)了一種能夠滿足上述各種要求的較為通用的分頻器。

本文引用地址:http://butianyuan.cn/article/148678.htm

  一、電路設(shè)計(jì)

  采用半整數(shù)分頻器,可以采用以下:設(shè)計(jì)一個(gè)模N的計(jì)數(shù)器,再設(shè)計(jì)一個(gè)脈沖扣除電路,每來兩個(gè)脈沖扣除一個(gè)脈沖,即可實(shí)現(xiàn)分頻系數(shù)為N-0.5的分頻器。脈沖扣除電路由異或門和一個(gè)2分頻器構(gòu)成。本設(shè)計(jì)在半整數(shù)分頻器原理的基礎(chǔ)上,對(duì)異或門加一個(gè)使能控制信號(hào),通過對(duì)異或門和計(jì)數(shù)器計(jì)數(shù)狀態(tài)值的控制,實(shí)現(xiàn)同一個(gè)電路完成形式分頻,如圖1所示。

  


  二、語言的實(shí)現(xiàn)

  現(xiàn)通過設(shè)計(jì)一個(gè)可以實(shí)現(xiàn)8.5分頻,等占空比的17分頻,2、4、8、16、32分頻,及占空比為1∶8和4∶5的9分頻等形式分頻的分頻器,該通用分頻器的實(shí)現(xiàn)。

  由圖1所示的電路原理圖可知,分頻器由帶使能端的異或門、模N計(jì)數(shù)器和一個(gè)2分頻器組成,本設(shè)計(jì)用D觸發(fā)器來完成2分頻的功能,實(shí)現(xiàn)是:將觸發(fā)器的Q反輸出端反饋回輸入端D,將計(jì)數(shù)器的一個(gè)計(jì)數(shù)輸出端作為D觸發(fā)器的時(shí)鐘輸入端。各功能模塊的語言實(shí)現(xiàn)如下。

  1.模N計(jì)數(shù)器的實(shí)現(xiàn)

  一般設(shè)計(jì)中用到計(jì)數(shù)器時(shí),我們可以調(diào)用lpm庫中的計(jì)數(shù)器模塊,也可以采用VHDL語言自己設(shè)計(jì)一個(gè)模N計(jì)數(shù)器。本設(shè)計(jì)采用VHDL語言設(shè)計(jì)一個(gè)最大模值為16的計(jì)數(shù)器。輸入端口為:使能信號(hào)en,復(fù)位信號(hào)clr和時(shí)鐘信號(hào)clk;輸出端口為:qa、qb、qc、qd。其VHDL語言描述略。

  2.帶使能控制的異或門的實(shí)現(xiàn)

  輸入端為:xor_en:異或使能,a和b:異或輸入;輸出端為:c:異或輸出。當(dāng)xor_en為高電平時(shí),c輸出a和b的異或值。當(dāng)xor_en為低電平時(shí),c輸出信號(hào)b。其VHDL語言略。

  3.2分頻(觸發(fā)器)的實(shí)現(xiàn)

  輸入端為:時(shí)鐘信號(hào)clk,輸入信號(hào)d;輸出端為:q:輸出信號(hào)a,q1:輸出信號(hào)a反。其VHDL語言略。

  4.分頻器的實(shí)現(xiàn)

  本設(shè)計(jì)采用層次化的設(shè)計(jì),首先設(shè)計(jì)實(shí)現(xiàn)分頻器電路中各組成電路元件,然后通過元件例化的方法,調(diào)用各元件,實(shí)現(xiàn)整個(gè)分頻器。其VHDL語言略。

  三、仿真結(jié)果及硬件電路的測(cè)試

  本設(shè)計(jì)的目的是通用性和簡易性,只要對(duì)上述程序稍加改動(dòng)即可實(shí)現(xiàn)多種形式的分頻。

  1.實(shí)現(xiàn)8.5分頻和等占空比的17分頻

  只要將上述程序中,調(diào)用計(jì)數(shù)器模塊時(shí)端口qa、qb、qc匹配為open狀態(tài),同時(shí)置xor_en為高電平即可。從編譯報(bào)告看出總共占用8個(gè)邏輯單元(logic elements),其仿真波形如圖2~4所示。

  

  圖二

  

  圖三


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