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基于VHDL和FPGA的多種分頻實現(xiàn)方法介紹

作者: 時間:2012-08-01 來源:網(wǎng)絡(luò) 收藏

本文引用地址:http://butianyuan.cn/article/148678.htm

  圖四

  由圖中qxiao和clk的波形可以看出,每隔8.5個時鐘周期,qxiao信號產(chǎn)生一個上升沿,從而分頻系數(shù)是8.5的分頻,同時在qzheng端得到等占空比的17分頻。設(shè)clk為170MHz,則qxiao輸出為20MHz,qzheng輸出為10MHz。

  2.占空比為1∶8和4∶5的9分頻

  只要上述程序的xor_en置低電平即可在qxiao輸出占空比為1∶8的9分頻信號;在qzheng2輸出占空比為4∶5的9分頻信號。同樣僅占8個邏輯單元(logic elements)。仿真波形如下。

  3.等占空比的2、4、8、16和32分頻 只要將上述程序中的xor_en置為低電平,同時將計數(shù)器模塊的計數(shù)最大值設(shè)為16即可。仿真波形如下。

  由此可見,只要稍微改變計數(shù)器的計數(shù)狀態(tài)值,對異或門進行選通控制,即可實現(xiàn)上述形式的分頻。本設(shè)計在Altera公司的EP1K50QC208-3構(gòu)成的測試平臺上測試通過,性能良好。

  結(jié)束語

  我們在設(shè)計模擬雷達脈沖信號和用開發(fā)擴頻芯片時就用到了上述形式得分頻。本文旨在一種進行開發(fā)時,所需分頻的實現(xiàn),如果設(shè)計中所需分頻形式較多,可以直接利用本設(shè)計,通過對程序的稍微改動以滿足自己設(shè)計的要求。如果設(shè)計中需要分頻形式較少,可以利用本設(shè)計部分程序,以節(jié)省資源。


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