基于FPGA的可變長度移位寄存器優(yōu)化設計

本文以最大可變長度為N、寬度為1bit的移位寄存器為模型，討論如何從結構上優(yōu)化可變長度移位寄存器和有效的FPGA實現。至于寬度不為1bit的情況，可以此類推。

　　1 可變長度移位寄存器的常用結構

　　通?？勺冮L度移位寄存器的結構可分為兩種：一種是輸入分支型(結構A)，如圖1所示;另一種是輸出分支型(結構B)，如圖2所示。

　　結構A與結構B有兩個共同點：第一，都是由觸發(fā)器鏈路加數據流向控制邏輯組成;第二，每級觸發(fā)器的輸入輸出都是信號節(jié)點，因而各級都需要對本級節(jié)點的信號流向進行控制。結構A用n-to-2n譯碼器來控制信號流向，結構B則用2n:1多路復用器控制信號流向。對于基本邏輯單元為查找表(LUT)+觸發(fā)器(FF)+多路復用器(MUX)結構的FPGA來說，直接采用結構A與結構B構造較長的移位寄存器時，觸發(fā)器鏈和復雜的組合邏輯會消耗很多資源，即這兩種結構不宜用于較長的可變長度移位寄存器。

　　2 解決方案

　　為解決上述問題，可以采用如下兩個方法：

　　(1)優(yōu)化功能結構與硬件結構的搭配。根據移位寄存器結構類型，選擇適宜的FPGA芯片以提高資源利用率，降低資源消耗。

　　(2)優(yōu)化移位寄存器結構。采用FPGA片內RAM來實現移位寄存器，利用片內RAM速度快、數量大的優(yōu)點，直接減少基本邏輯單元的消耗，提高資源利用率。

　　2.1 優(yōu)化功能結構與硬件結構的搭配

　　通過調整FPGA芯片類型與移位寄存器結構類型的搭配，可以提高資源利用率，降低資源消耗。下面以結構B為例，闡述如何應用Xilinx公司的Spartan-3系列芯片高效地實現N=128的可變長度移位寄存器。

　　2.1.1 實現原理

　　Spartan-3系列芯片的每個可配置邏輯塊CLB[1]如圖3所示，包含8個LUT、8個DFF和8個2：1多路復用器(4個F5MUX，2個F6MUX，1個F7MUX，1個F8MUX)，而每個LUT都能配置成移位寄存器模式(SRL)，相當于一個16級的可逐級尋址的移位寄存器。如圖4所示，一個LUT就包含了構成結構B所需的全部要素，從而有效地實現N=16的可變長度移位寄存器[2].Q15是用于多級級聯實現N>16的移位寄存器的進位輸出。