VHDL語言在FPGA／CPLD開發(fā)中的應(yīng)用?
加入技術(shù)交流群
【摘 要】 通過設(shè)計實例詳細介紹了用VHDL（VHSIC Hardware DescriptionLanguage）語言開發(fā)FPGA／CPLD的方法，以及與電路圖輸入和其它HDL語言相比，使用VHDL語言的優(yōu)越性。
關(guān)鍵詞：VHDL，FPGA／CPLD，EDA
1 引 言
EDA（電子設(shè)計自動化）關(guān)鍵技術(shù)之一是采用硬件描述語言（HDL）描述電路系統(tǒng)，包括電路結(jié)構(gòu)、行為方式、邏輯功能以及接口。就FPGA和CPLD（分別是現(xiàn)場可編程門陣列和復雜可編程邏輯器件的簡稱）開發(fā)來說，比較流行的HDL主要有VHDL、ABEL－HDL、AHDL等，其中，VHDL對系統(tǒng)的行為描述能力最強，已被IEEE確定為標準HDL，并得到目前所有流行EDA軟件的支持，進而成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。用VHDL設(shè)計電路系統(tǒng)，可以把任何復雜的電路系統(tǒng)視為一個模塊，對應(yīng)一個設(shè)計實體。在VHDL層次化設(shè)計中，它所設(shè)計的模塊既可以是頂層實體，又可以是較低層實體，但對不同層次模塊應(yīng)選擇不同的描述方法（如行為描述或結(jié)構(gòu)描述）。本文在設(shè)計實例中詳細介紹了用VHDL語言開發(fā)FPGA／CPLD的方法，以及與電路圖輸入和其它HDL語言相比，使用VHDL語言的優(yōu)越性。
2 設(shè)計實例
一個復雜電路系統(tǒng)的設(shè)計都是采用自頂向下將系統(tǒng)按功能逐層分割的層次化設(shè)計方法。在頂層設(shè)計中，要對內(nèi)部各功能塊的連接關(guān)系和對外的接口關(guān)系進行描述，而功能塊實際的邏輯功能和具體的實現(xiàn)形式則由下一層模塊來描述。在系統(tǒng)的底層設(shè)
計中，如采用VHDL進行描述，由于其對系統(tǒng)很強的行為描述能力，可以不必使系統(tǒng)層層細化，從而避開具體的器件結(jié)構(gòu)，從邏輯行為上直接對模塊進行描述和設(shè)計，之后，EDA軟件中的VHDL綜合器將自動將程序綜合成為具體FPGA／CPLD等目標芯片的網(wǎng)表文件，無疑可使設(shè)計大為簡化。下面以數(shù)字鐘的設(shè)計為例予以說明。
數(shù)字鐘的功能主要有：
·能夠?qū)γ搿⒎?、小時進行計時（按每日24小時計時制）。
·秒、分、小時位能夠調(diào)整。
根據(jù)數(shù)字鐘的功能要求，可將數(shù)字鐘分為四個功能塊：秒脈沖發(fā)生器、計數(shù)器、校時器和顯示電路。而這些功能塊又可進一步分割為更小的模塊，如計數(shù)器模塊可再分為秒、分、小時計數(shù)器。其它功能塊的細化過程不再詳述，數(shù)字鐘的系統(tǒng)框圖如圖1所示。圖中，P1鍵為自動計時、校時、校分和校秒四種工作狀態(tài)選擇鍵，P2鍵為系統(tǒng)處于校時狀態(tài)時對時、分、秒進行校準的校時鍵，32．768kHz為作為脈沖源的晶振頻率，經(jīng)14級2分頻器分頻在其最高位、次高位以及第五位輸出端分別可獲得1Hz、2Hz和1024Hz的脈沖信號，這三個脈沖信號分別用作計時脈沖、校時脈沖和顯示電路的掃描時鐘。下面用VHDL語言設(shè)計底層的小時計數(shù)器。小時計數(shù)器為一個24進制BCD碼計數(shù)器，其模塊示意圖如圖2所示。reset、clk分別為異步清零端和時鐘端，qb和qa分別為十位和個位的四位BCD碼輸出端。該模塊計數(shù)方式的實現(xiàn)比較復雜，當十位數(shù)為0或1時，個位進行10進制計數(shù)，當十位數(shù)為2時，個位進行4進制計數(shù)。如用電路圖描述，則必須選擇和調(diào)用若干門、觸發(fā)器或宏單元，并需對所調(diào)用的器件進行合適的控制。而若采用VHDL語言對其功能進行描述，問題則顯得非常簡單。
評論