VHDL語(yǔ)言在FPGA／CPLD開(kāi)發(fā)中的應(yīng)用?
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END counr24—arc；
上述程序中由語(yǔ)句ENTITY與ENDcount24包含的部分稱為程序的實(shí)體，它的電路意義就相當(dāng)于器件的外部接口，在電路圖上相當(dāng)于一個(gè)元件符號(hào)。該實(shí)體是一個(gè)完整、獨(dú)立的語(yǔ)言模塊，它描述了coun t24的接口信息，定義了count24的端口引腳clk、reset、qa、qb的輸入、輸出性質(zhì)及其數(shù)據(jù)類型；由語(yǔ)句ARCHITECTURE開(kāi)始，到END count24arc結(jié)束為結(jié)構(gòu)體層次，結(jié)構(gòu)體層次用于描述count24內(nèi)部的邏輯功能，在電路上相當(dāng)于器件的內(nèi)部電路結(jié)構(gòu)。描述邏輯功能的具體做法是，在結(jié)構(gòu)體的進(jìn)程區(qū)內(nèi)，通過(guò)定義兩個(gè)整型中間變量cntb、cnta分別表示十位和個(gè)位，之后用IF語(yǔ)句說(shuō)明當(dāng)時(shí)鐘到來(lái)時(shí)，這兩個(gè)變量的計(jì)數(shù)和進(jìn)位情況，當(dāng)進(jìn)程結(jié)束后，再將這兩個(gè)中間變量分別賦給輸出變量qb和qa。整個(gè)程序不長(zhǎng)，邏輯描述十分簡(jiǎn)潔、明了。
上述程序輸入完成后，首先要經(jīng)EDA軟件進(jìn)行編譯，本設(shè)計(jì)采用的是美國(guó)Altera公司的MAX＋PLUS2II軟件，經(jīng)該軟件中的Compiler編譯器編譯后，若有任何信息、錯(cuò)誤和警告，都將在VHDL編譯器窗口上提示，設(shè)計(jì)者可根據(jù)提示對(duì)設(shè)計(jì)進(jìn)行修改。當(dāng)編譯通過(guò)時(shí)，建網(wǎng)表、邏輯綜合、適配、劃分、時(shí)域分析、裝配等均已自動(dòng)完成，并生成多個(gè)后續(xù)工作要用的文件。編譯的成功表明已為所設(shè)計(jì)的項(xiàng)目建立了一個(gè)編程文件，但還不能保證該設(shè)計(jì)在各種可能的情況下都有正確的響應(yīng)，因而編譯通過(guò)后，還必須用MAX＋PLUSII的Simulator仿真器和Timing Analyzer工具分別進(jìn)行功能仿真和時(shí)序仿真，以驗(yàn)證設(shè)計(jì)是否完全符合要求，若發(fā)現(xiàn)有問(wèn)題，則必須返回原設(shè)計(jì)進(jìn)行修改。上述模塊經(jīng)功能仿真和時(shí)序仿真都沒(méi)有發(fā)現(xiàn)任何問(wèn)題。圖3所示即為上述模塊的仿真波形。該模塊設(shè)計(jì)完成后存檔，待建立頂層文件時(shí)調(diào)用。
接下來(lái)再用VHDL語(yǔ)言對(duì)底層中其它所有模塊一一進(jìn)行設(shè)計(jì)，這包括：秒、分計(jì)數(shù)器（均為60進(jìn)制計(jì)數(shù)器）、14級(jí)2分頻器、24選4數(shù)據(jù)選擇器、BCD七段譯碼器、節(jié)拍發(fā)生器等。所有程序均經(jīng)MAX＋PLUS2II軟件的編譯和仿真。當(dāng)模塊設(shè)計(jì)完成后均要存檔，待建立頂層文件時(shí)調(diào)用。
除底層模塊外，其它各層次模塊（包括頂層）也都適于用VHDL語(yǔ)言描述。只是應(yīng)選擇不同的描述方法而已。當(dāng)?shù)讓又兴心K均設(shè)計(jì)完成后，采用VHDL語(yǔ)言中的結(jié)構(gòu)描述法，用元件調(diào)用語(yǔ)句調(diào)用底層各模塊并進(jìn)行連接，即可建立數(shù)字鐘的頂層文件。數(shù)字鐘的頂層文件也必須經(jīng)過(guò)EDA軟件的編譯和仿真，在此過(guò)程中，如有需要，還可隨時(shí)打開(kāi)查看并修改任一層次的設(shè)計(jì)。當(dāng)最后確認(rèn)設(shè)計(jì)完全符合設(shè)計(jì)要求時(shí)，再將編譯后的頂層文件下載到目標(biāo)芯片PFGA／CPLD中。
綜上所述，整個(gè)系統(tǒng)各層次模塊均采用VHDL語(yǔ)言描述，其優(yōu)點(diǎn)主要有下述三個(gè)方面∶（1）能進(jìn)行系統(tǒng)級(jí)的行為描述，從邏輯行為上對(duì)模塊進(jìn)行描述和設(shè)計(jì)，大大降低了設(shè)計(jì)難度。（2）描述的設(shè)計(jì)思想、電路結(jié)構(gòu)和邏輯關(guān)系清晰明了，便于存檔、查看、維護(hù)和修改。（3）支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用。
僅上述這三個(gè)優(yōu)點(diǎn)，就是電路圖輸入和其它HDL語(yǔ)言所不能實(shí)現(xiàn)的。本文引用地址：http://butianyuan.cn/article/150670.htm
3 結(jié)束語(yǔ)
集成電路規(guī)模越是龐大，VHDL語(yǔ)言的優(yōu)越性就越顯突出。目前，數(shù)百萬(wàn)門規(guī)模的FPGA／CPLD已進(jìn)入實(shí)用，VHDL強(qiáng)大的系統(tǒng)描述能力、規(guī)范的程序設(shè)計(jì)結(jié)構(gòu)和靈活的語(yǔ)句表達(dá)風(fēng)格使其必將擔(dān)負(fù)起大系統(tǒng)設(shè)計(jì)的幾乎全部設(shè)計(jì)任務(wù)。
評(píng)論