硬盤驅(qū)動(dòng)器接口技術(shù)與嵌入式應(yīng)用整合方案

　　通常，硬盤驅(qū)動(dòng)器并不需要支持所有的模式。目前，1.8英寸硬盤能夠支持所有的模式，1英寸硬盤能支持到UDMA4模式?？紤]到便攜消費(fèi)類市場對尺寸和功耗的要求，因此本文側(cè)重于討論1.8英寸或更小尺寸的硬盤驅(qū)動(dòng)器。這些微硬盤的實(shí)際數(shù)據(jù)吞吐量遠(yuǎn)小于他們的理論值。硬盤的直徑直接影響了數(shù)據(jù)傳輸率。例如，1英寸硬盤驅(qū)動(dòng)器比2.5英寸硬盤驅(qū)動(dòng)器要慢許多，這是因?yàn)橛脖P外直徑變小，意味著外圍磁軌的最快線速度也將同樣變小。

　　圖1主ATA控制與CPLD解決方案：采用一個(gè)外部總線接口或GPIO端口和一個(gè)用于連接邏輯電路的CPLD，主CPU控制ATA時(shí)序和與硬盤相關(guān)的任務(wù)。

　　目前，大多數(shù)便攜式低功耗嵌入式處理器都支持CF接口，但是缺乏專用的IDE控制器。雖然CF3.0支持真IDE模式和ATA規(guī)范的部分標(biāo)準(zhǔn)，但是這種方法必須依靠處理器本身來控制ATA時(shí)序和建立數(shù)據(jù)連接。而且從系統(tǒng)角度來看，這種模式在傳輸大量數(shù)據(jù)時(shí)效率不高。在嵌入式領(lǐng)域，當(dāng)設(shè)計(jì)師采用硬盤驅(qū)動(dòng)器技術(shù)時(shí)，可以選用CF接口、通用I/O端口或者一個(gè)帶有用于連接某些邏輯電路的CPLD的外部總線接口等方案來實(shí)現(xiàn)連接。這使得他們可以采用現(xiàn)有的主處理器架構(gòu)和軟件環(huán)境來更快地推出產(chǎn)品，取得市場先機(jī)。盡管這種方法簡單且經(jīng)濟(jì)，但在采用這種方法前，設(shè)計(jì)師必須充分理解它對系統(tǒng)性能的影響。因此，在選擇一個(gè)特定的系統(tǒng)方案之前，有必要為終端應(yīng)用確定一個(gè)清晰的、可量化的性能目標(biāo)。因?yàn)橹挥羞@樣，才能夠應(yīng)用該目標(biāo)來指導(dǎo)系統(tǒng)劃分過程和決定是否有必要改善性能。

　　圖2 局部總線接口和QuickLogic IDE控制：采用一個(gè)外部總線接口或GPIO端口和外部硬件中的專用QuickLogic IDE控制器來加速對硬盤驅(qū)動(dòng)器(HDD)的讀寫。

　　外部總線接口與CPLD

　　優(yōu)點(diǎn)

　　本方案只需要控制信號和主處理器的部分尋址信號與CPLD連接，來產(chǎn)生硬盤驅(qū)動(dòng)器所需的接口信號。當(dāng)系統(tǒng)中存在其他設(shè)備共享數(shù)據(jù)總線時(shí)，還需要額外的分離邏輯部件將總線與系統(tǒng)的其他部分分離開來。從硬件角度來講，這個(gè)方案非常簡單、直接而且提供了應(yīng)用所需的存儲(chǔ)。然而，系統(tǒng)設(shè)計(jì)是需要考慮數(shù)據(jù)吞吐量的可能瓶頸和對主處理器的影響。若要設(shè)計(jì)一個(gè)性價(jià)比高和有競爭力的解決方案，需要滿足以下兩條件中至少一個(gè)：硬盤讀寫的數(shù)據(jù)中不包括極大數(shù)量的數(shù)據(jù)文件或豐富的多媒體內(nèi)容;性能和數(shù)據(jù)吞吐量不是系統(tǒng)的關(guān)鍵性要求。

　　缺點(diǎn)

　　當(dāng)處理器負(fù)責(zé)產(chǎn)生和控制ATA時(shí)序的時(shí)候，它將浪費(fèi)額外的周期來處理時(shí)序和數(shù)據(jù)移動(dòng)。系統(tǒng)中，性能瓶頸的多少取決于是否存在DMA控制器，以及主處理器在外部總線接口和主內(nèi)存之間的數(shù)據(jù)傳輸效率。如果再加上微處理器在每次數(shù)據(jù)讀寫中對來自硬盤驅(qū)動(dòng)器的IO-RDY信號反應(yīng)的等待時(shí)間，將形成一個(gè)很嚴(yán)重的性能瓶頸。由于本方案直接與每個(gè)驅(qū)動(dòng)器相關(guān)的任務(wù)掛鉤，因此對CPU占用率產(chǎn)生了很大的影響。主CPU的絕大多數(shù)時(shí)間將被用來為硬盤服務(wù)，而不是執(zhí)行與應(yīng)用相關(guān)的任務(wù)。實(shí)際應(yīng)用中，數(shù)據(jù)傳輸?shù)淖畲笏俾收垍⒁姳?。

　　外部總線接口和QuickLogic IDE控制器

　　優(yōu)點(diǎn)

　　本方案通過在硬件中增加一個(gè)外部IDE控制器，來加速硬盤驅(qū)動(dòng)器數(shù)據(jù)傳輸和讀寫控制，從而降低了流程中主處理器的負(fù)載。在本方案中，只有主處理器的本地存儲(chǔ)器總線連接到IDE橋接設(shè)備。外部IDE控制器擁有一片用于數(shù)據(jù)雙向傳輸緩沖的容量為512字節(jié)的嵌入式內(nèi)存。緩沖內(nèi)存使得主處理器實(shí)現(xiàn)了直接在512字節(jié)扇區(qū)內(nèi)執(zhí)行讀寫操作而不必等待中斷或外部連接IDE設(shè)備的準(zhǔn)備。在等待中斷信號或者IDE控制器發(fā)送的512字節(jié)扇區(qū)數(shù)據(jù)準(zhǔn)備完畢信號的同時(shí)，主處理器可以不間斷地運(yùn)行其他任務(wù)。

　　在數(shù)據(jù)扇區(qū)準(zhǔn)備好后，再調(diào)用中斷機(jī)制，這使得系統(tǒng)可以實(shí)現(xiàn)比輪流檢測機(jī)制更好的性能。與中斷機(jī)制不同，輪流檢測在增加了軟件投入的同時(shí)也降低了系統(tǒng)的性能。

　　如果在CPU中，存在供外部設(shè)備使用的DMA控制器，通過對主內(nèi)存數(shù)據(jù)扇區(qū)的DMA操作，可以進(jìn)一步提升系統(tǒng)性能。由于硬盤消耗大量的靜態(tài)電流，因此微瓦FPGA能夠關(guān)閉硬盤的電源來降低不讀取數(shù)據(jù)時(shí)硬盤的功耗。同樣的機(jī)理也被iPOD所采用。使用微瓦FPGA來控制硬盤功耗的主要優(yōu)點(diǎn)是，可以在數(shù)據(jù)傳輸完成以后，切斷電流關(guān)閉硬盤來節(jié)省功耗。理論上，它還可以被用來在上電的同時(shí)，啟動(dòng)硬盤驅(qū)動(dòng)器和初始化寄存器。在該流程完成后，它將發(fā)送一個(gè)中斷信號到CPU，以減少處理器在處理斷電和上電任務(wù)的負(fù)載。由于不需要CPU參與這個(gè)過程，從而在更高程度上實(shí)現(xiàn)了無縫連接。

　　使用QuickLogic超低功耗IDE控制器設(shè)備作為低功耗嵌入式處理器的配套芯片，大大提高了整體的系統(tǒng)吞吐量、降低了硬盤驅(qū)動(dòng)器相關(guān)任務(wù)的CPU占用率、通過降低硬盤驅(qū)動(dòng)器的工作時(shí)間來降低系統(tǒng)功耗。相對基于SRAM和Flash技術(shù)，QuickLogic低功耗Vialink互聯(lián)技術(shù)大大降低了功耗。采用SRAM和Flash技術(shù)方案的設(shè)計(jì)將消耗幾百mA的電流。對簡單CPLD方案而言，只需要增加少量成本，采用低功耗IDE橋控制器就可以實(shí)現(xiàn)提升高能效系統(tǒng)性能，最終改善終端用戶的使用效果。

　　圖3 采用專用的QuickLogic IDE與SDRAM控制：通過對主存儲(chǔ)器的直接存取，采用外部硬件中專用的QuickLogic IDE與SDRAM控制器來加速硬盤驅(qū)動(dòng)器的讀寫速率。