FPGA的時鐘頻率同步設(shè)計
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3 頻率補償算法在FPGA中的實現(xiàn)
由式(4)和式(10)可得：
頻率補償就是在每個同步周期計算FreqCompValuen，FPGA提供了參數(shù)化的乘法器兆函數(shù)(1pm_mult)和除法器兆函數(shù)(1pm_divide)，可以快速實現(xiàn)上述算法。原理如圖3所示，在每個同步周期同步信號的驅(qū)使下，鎖存器B和C分別鎖存當(dāng)前時鐘讀數(shù)和上個同步周期時鐘讀數(shù)，同時將主時鐘讀數(shù)輸入到加法器A中，經(jīng)過減法器E、F和乘法器G，以及除法器H后計算出新的FreqCompValuen，并在同步信號的驅(qū)動下，將其鎖存到鎖存器D中。由于中間的計算結(jié)果要經(jīng)過一定的時鐘周期，所以鎖存器D的鎖存信號要延時一定的晶振周期。在本設(shè)計中延時50個FreqOsc，即在1μs的情況下就可以得到新的頻率補償值。本文引用地址：http://butianyuan.cn/article/152175.htm
同步報文的傳輸延遲SyncDelay理論上是不變的，而實際上報文在傳輸過程中有抖動。參考文獻[3]對此進行了分析，并指出同步周期越長，報文傳輸延遲抖動的影響就越小，因此可以忽略不計。
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