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FPGA的時(shí)鐘頻率同步設(shè)計(jì)

作者: 時(shí)間:2009-12-28 來(lái)源:網(wǎng)絡(luò) 收藏

本文引用地址:http://butianyuan.cn/article/152175.htm

4 實(shí)驗(yàn)驗(yàn)證
采用50 MHz的有源晶振來(lái)實(shí)現(xiàn),并將其作為固定;從采用30 MHz有源晶振,通過(guò)的鎖相環(huán)PLL將其倍頻到60 MHz,然后1.2分頻,實(shí)現(xiàn)可調(diào)的50 MHz時(shí)鐘。

讓主時(shí)鐘和從時(shí)鐘以一定的時(shí)間間隔產(chǎn)生中斷,并通過(guò)邏輯分析儀采樣中斷信號(hào)分析其偏差。由于系統(tǒng)時(shí)鐘的分辨率為20 ns,采用廣州致遠(yuǎn)電子有限公司的邏輯分析儀LA1532,其最大采樣為100 MHz,所以偏差測(cè)量精度可以達(dá)到10 ns。圖4(a)是未進(jìn)行前兩個(gè)時(shí)鐘的偏差分析,X軸表示主時(shí)鐘和從時(shí)鐘的計(jì)時(shí)長(zhǎng)度,Y軸表示主時(shí)鐘和從時(shí)鐘的計(jì)時(shí)偏差。從圖中可以看出兩個(gè)時(shí)鐘的偏差大概為5×10-6,即1 s內(nèi)的偏差可以達(dá)到5μs。圖4(b)為后主時(shí)鐘和從時(shí)鐘偏差測(cè)量結(jié)果,共測(cè)量1 000次,其10 ms內(nèi)偏差在±20 ns。X軸表示測(cè)量時(shí)間,Y軸表示主從時(shí)鐘同步偏差。圖4(c)為同步后兩個(gè)從時(shí)鐘偏差測(cè)量結(jié)果,共測(cè)量1 000次,其10 ms內(nèi)同步偏差在±40 ns。X軸表示測(cè)量時(shí)間,Y軸表示從時(shí)鐘之間同步偏差。

結(jié) 語(yǔ)
基于時(shí)鐘頻率調(diào)整的時(shí)間同步方法,實(shí)現(xiàn)簡(jiǎn)單,而且沒(méi)有復(fù)雜的軟件同步協(xié)議,占用較小的網(wǎng)絡(luò)帶寬就可以實(shí)現(xiàn)高精度的時(shí)鐘同步,在硬件上只需要低成本的支持。

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