聲納信號處理中UDP協(xié)議數(shù)據(jù)傳輸研究與設(shè)計
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2 系統(tǒng)實現(xiàn)
本文在FPGA中對所設(shè)計的系統(tǒng)進(jìn)行了驗證與硬件實現(xiàn)。發(fā)送過程的QuartusⅡ8．0仿真波形圖如圖6所示。
接收過程QuartusⅡ8．0仿真波形圖如圖7所示。本文引用地址：http://www.butianyuan.cn/article/155092.htm
本系統(tǒng)中FPGA選用的是Altera公司的EP2S60F672C5。系統(tǒng)有3個時鐘域：系統(tǒng)時鐘、發(fā)送時鐘、接收時鐘。其時序分析結(jié)果如表1所示。
從表1中可以看出，系統(tǒng)時鐘為83．28 MHz，發(fā)送和接收時鐘分別達(dá)到93．57 MHz，79．16 MHz。因此，整個系統(tǒng)能夠滿足80 MB／s的速率要求。
3 結(jié)語
本文提出采用FPGA實現(xiàn)UDP協(xié)議棧，完成了架構(gòu)設(shè)計、軟件仿真驗證及硬件實現(xiàn)。FPGA實現(xiàn)UDP協(xié)議棧的引入，加速了網(wǎng)絡(luò)數(shù)據(jù)處理能力，提高了開發(fā)效率，降低了開發(fā)成本，很好地提高了聲納系統(tǒng)中數(shù)據(jù)傳輸速率和系統(tǒng)性能。
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