數(shù)字音頻廣播（DAB）接收機的方案原理及設(shè)計思路

　　對OFDM解調(diào)送來的數(shù)據(jù)提取快速信息信道(FIC)數(shù)據(jù)進行解收縮、Viterbi譯碼、解擾，得到復(fù)合結(jié)構(gòu)信息(MCI)，再利用MCI對主業(yè)務(wù)信道(MSC)數(shù)據(jù)進行譯碼。

　　DAB接收機硬件電路設(shè)計

　　1 方案結(jié)構(gòu)框圖

　　根據(jù)對DAB接收機組成部分的分析，本次設(shè)計采用FPGA+DSP的設(shè)計方案，DAB接收機完整的結(jié)構(gòu)框圖如圖2所示。DAB信號從天線接收后進入高頻頭部分，選出所需的頻率塊，然后將選出的高頻信號送入混頻器，變?yōu)橹行念l率為38.912MHz、帶寬為1.536 MHz的中頻信號，中頻信號濾掉無用的頻譜部分后再經(jīng)頻率變換和濾波，變?yōu)橹行念l率為2.048 MHz、帶寬為1.536MHz的基帶信號。然后進入ADC，采樣速率為8.192MHz，轉(zhuǎn)換成數(shù)字信號后進入FPGA。FPGA完成并串轉(zhuǎn)換，同步和解調(diào)， 以及VCXO所需的控制電路等。處理后的數(shù)據(jù)進入DSP，DSP外部時鐘為24.5MHz，所以DSP可進行4倍頻，工作于100MHz。DSP中完成解交織、Viterbi譯碼、解擾以及音頻解碼，最后數(shù)據(jù)被送入DAC，恢復(fù)出原始模擬信號，送入喇叭即可收聽。

　　 圖2 接收機的結(jié)構(gòu)框圖

　　2 器件的選型

　　器件的選型要求在滿足系統(tǒng)需求的情況下力爭使成本最低，功耗最小，設(shè)計方便且易于調(diào)試，所以要全面兼顧芯片的運算速度、價格、硬件資源、運算精度、功耗以及芯片的封裝形式、質(zhì)量標(biāo)準(zhǔn)、供貨情況和生命周期等。綜合考慮以上幾方面因素，本次設(shè)計中ADC選用TLV5535，DAC選用AKM4352，F(xiàn)PGA選用EP1S40，DSP選用TMS320VC5510。

　　TLV5535是一款性能優(yōu)良的8位ADC，具有35MSPS的采樣速率，3.3V單電源供電，典型功耗只有90mW，模擬輸入帶寬達600MHz，很適合本設(shè)計。AKM4352是非常適合便攜式音頻設(shè)備的DAC，帶寬20kHz，采樣速率8～50kHz，工作電壓為1.8～3.6V，通帶波動只有±0.06dB，阻帶衰減達43dB，性能非常優(yōu)良。TMS320VC5510是TI公司的一款高性能、低功耗DSP。它具有很高的代碼執(zhí)行效率，其最高指令執(zhí)行速度可達800MIPS，雙MAC結(jié)構(gòu)，可設(shè)置的指令高速緩沖存儲器容量為24KB，片上RAM共160K×16b，此外還有3組多通道緩沖串行口和可編程的數(shù)字鎖相環(huán)發(fā)生器等，I/O電壓 3.3V，內(nèi)核電壓1.6V。EP1S40是ALTERA公司Stratix系列FPGA，具有非常高的內(nèi)核性能、存儲能力、架構(gòu)效率，提供了專用的功能用于時鐘管理和數(shù)字信號處理應(yīng)用及差分和單端I/O標(biāo)準(zhǔn)，此外還具有片內(nèi)匹配和遠程系統(tǒng)升級能力，功能豐富且功耗較小。EP1S40的片內(nèi)資源也足以滿足本設(shè)計所需。

　　3 主要模塊的電路設(shè)計

　　ADC與FPGA相連，并在FPGA內(nèi)完成并串變換，譯碼電路也由FPGA來完成。FPGA與ADC間的連接包括數(shù)據(jù)線和時鐘線，ADC的時鐘由FPGA來提供，數(shù)據(jù)線和時鐘線均與FPGA的I/O引腳直接相連即可，如圖3所示。

　　圖3 ADC與FPGA連接原理圖

　　DSP通過異步串行口與DAC連接，如圖4所示，DAC輸出的模擬信號經(jīng)濾波后可直接輸出語音信號。

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