3G移動(dòng)通信中脈沖成形FIR濾波器的ASIC實(shí)現(xiàn)結(jié)構(gòu)
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時(shí)間：2010-02-24
來(lái)源：網(wǎng)絡(luò)
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DA運(yùn)算法則如圖3所示。所需的基礎(chǔ)操作有：查表排序、加法、減法以及輸入數(shù)據(jù)序列的移位。運(yùn)用DA結(jié)構(gòu)的前提是：輸入抽樣值必須要表示為2個(gè)補(bǔ)碼并將其轉(zhuǎn)換成一個(gè)比特串行形式?？偣残枰蠳個(gè)B比特的移位寄存器，每個(gè)寄存器在一個(gè)時(shí)鐘周期下產(chǎn)生1比特來(lái)生成一個(gè)用于查找表（LUT）地址(N比特寬)。LUT存儲(chǔ)了所有濾波器系數(shù)狀態(tài)可能的局部結(jié)果，這些局部結(jié)果在寄存器中進(jìn)行加權(quán)(每個(gè)周期除以2)和累加，直到每個(gè)移位寄存器的最后一位為止。
由于脈沖成形濾波器有著對(duì)稱(chēng)的沖擊響應(yīng)，因此先把使用同一個(gè)脈沖響應(yīng)系數(shù)的2個(gè)輸入取樣值進(jìn)行相加，然后相繼地把N/2個(gè)加法器的輸出結(jié)果送入DA進(jìn)行處理,如圖4［4］所示。所以，LUT的個(gè)數(shù)也就從2N個(gè)減少到了2N/2個(gè)。
圖5所示為通用的FIR成形濾波器結(jié)構(gòu)框圖。比較圖4與圖5后可以看出，運(yùn)用DA結(jié)構(gòu)可以在程序的編寫(xiě)過(guò)程中大量減少乘法運(yùn)算，而乘法運(yùn)算在硬件程序中往往是占用資源最大的部分之一。運(yùn)用DA處理結(jié)構(gòu)能大大減少硬件資源，并在很大程度上提高程序運(yùn)算速度。
為了進(jìn)一步減小LUT的個(gè)數(shù)，現(xiàn)在在過(guò)采樣中引入零抽樣值。設(shè)u(n)為過(guò)采樣程序塊的輸出序列：
類(lèi)推，應(yīng)用u(n)后，48個(gè)抽頭中的36個(gè)采樣值將給定為零，這樣就有一半的加法器輸入為零采樣值，并在每個(gè)時(shí)鐘將零采樣值傳遞到對(duì)應(yīng)的乘法器。而另一半加法器的輸入值中也只有一個(gè)是非零采樣值。這樣一來(lái)，在第一級(jí)就能減少24個(gè)加法器和一半的乘法器，也就意味著運(yùn)算出一個(gè)輸出采樣值只需調(diào)用一半的濾波器系數(shù)。對(duì)一個(gè)碼片速率輸入采樣值x(n)來(lái)說(shuō)，經(jīng)過(guò)運(yùn)算得出4個(gè)輸出采樣：y(n)、y(n+1)、y(n+2)以及y(n+3)，其中y(n)和y(n+3)需要調(diào)用的系數(shù)(組一)如下：h(0)、h(3)、h(4)、h(7)、h(8)、h(11)、h(12)、h(15)、h(16)、h(19)、h(20)、h(23)；而y(n+1)和y(n+2)需要調(diào)用的系數(shù)(組二)：h(1)、h(2)、h(5)、h(6)、h(9)、h(10)、h(13)、h(14)、h(17)、h(21)、h(22)。這樣就可以完成如圖6所示的實(shí)效DA。輸入序列即為碼片速率采樣值，并且輸出的數(shù)據(jù)是碼片速率的4倍，每輸入一個(gè)采樣值可以得出4個(gè)輸出采樣值，內(nèi)部時(shí)鐘速率為4×B×碼片速率。DA運(yùn)行中，常用電路移位寄存器(CSR)來(lái)代替一個(gè)移位寄存器保存數(shù)據(jù)，直到每個(gè)芯片間隔運(yùn)算出最后的輸出采樣值為止。一旦輸入一個(gè)新的采樣值，這些CSR就要更新一次。在芯片的持續(xù)時(shí)間中一共有4個(gè)循環(huán)，每個(gè)循環(huán)經(jīng)歷B個(gè)時(shí)鐘并產(chǎn)生一個(gè)輸出采樣值。一個(gè)循環(huán)過(guò)后，CSR移位回歸到初始數(shù)據(jù)，為下一個(gè)循環(huán)處理做準(zhǔn)備，以生成另一個(gè)輸出采樣值。圖6中的2個(gè)LUT分別存儲(chǔ)了兩組濾波器系數(shù)各自生成的局部結(jié)果。選擇器是用來(lái)決定在每個(gè)循環(huán)中選擇這兩組輸入分支的哪一組的，其中當(dāng)高位LUT的結(jié)果在循環(huán)1和2輸出，低位LUT結(jié)果在循環(huán)3和4輸出的時(shí)候選擇組一；當(dāng)高位LUT的結(jié)果在循環(huán)1和4輸出，低位LUT的結(jié)果在循環(huán)2和3輸出的時(shí)候選擇組二。累加器的寄存器在每個(gè)循環(huán)的起始都要進(jìn)行清零。
四、設(shè)計(jì)
現(xiàn)設(shè)計(jì)一個(gè)1比特輸入、14比特輸出的平方根升余弦滾降線性相位FIR數(shù)字濾波器，滾降系數(shù)為0.22，帶外衰減要求大于45 dB，即通帶內(nèi)(f8.192MHz)的起伏小于0.5dB，阻帶外(f>10 MHz)的衰減大于45dB。在設(shè)計(jì)中選用了Alter公司的FPGA芯片-EP1K50QC208-3，該芯片有2 880個(gè)邏輯單元(LE)，40960個(gè)片內(nèi)存儲(chǔ)器。本設(shè)計(jì)占用了387個(gè)LE和1088個(gè)片內(nèi)存儲(chǔ)器，分別占總資源的1.3％和2％。
經(jīng)過(guò)試驗(yàn)，本結(jié)果已經(jīng)在FPGA中得到了實(shí)現(xiàn)。
五、結(jié) 論
從試驗(yàn)結(jié)果中可以看出，DA實(shí)現(xiàn)控制起來(lái)比較簡(jiǎn)單并且時(shí)鐘速率較低，但是因?yàn)長(zhǎng)UT的大小會(huì)隨著濾波器階數(shù)的增加呈指數(shù)增長(zhǎng)，因此其門(mén)的數(shù)量也較多。在階數(shù)很大的濾波器中采用并行的FIR結(jié)構(gòu)，每個(gè)并行的子濾波器以DA結(jié)構(gòu)實(shí)現(xiàn)，這樣，控制起來(lái)就稍微有點(diǎn)復(fù)雜了。因此，如何去克服這方面的缺點(diǎn)還有待于繼續(xù)研究。本文引用地址：http://butianyuan.cn/article/157634.htm
評(píng)論