基于串行RapidIo協(xié)議的無(wú)線通信基帶處理系統(tǒng)架構(gòu)

1．2 RapidIO的關(guān)鍵技術(shù)
1．2．1 流量控制
RapidIO流量控制的首要目的是確保系統(tǒng)中數(shù)據(jù)流的平穩(wěn)傳遞，以及避免事務(wù)因?yàn)楸欢氯鵁o(wú)法完成。RapidIO在鏈路級(jí)定義了三種流量控制機(jī)制：重傳、減速和基于信用的流量控制。重傳機(jī)制是最簡(jiǎn)單的機(jī)制，接收方在因?yàn)橘Y源缺乏而來(lái)不及接收包時(shí)，會(huì)發(fā)出一個(gè)重傳控制符號(hào)作為響應(yīng)，發(fā)送方接收到響應(yīng)后將從該包處開(kāi)始重傳直到其被接收方接收。減速機(jī)制是接收方通過(guò)發(fā)送減速控制符號(hào)，促使發(fā)送方在包間插入空閑控制符號(hào)，以增加發(fā)包間隔，從而達(dá)到降低發(fā)送流量的目的。基于信用的流量控制是接收方通過(guò)使用特定的控制符號(hào)向發(fā)送方指明每種事務(wù)流對(duì)應(yīng)的緩沖空間信息，發(fā)送方根據(jù)該信息決定是否發(fā)包。
1．2．2 錯(cuò)誤管理
RapidIO的工作頻率非常高，而在高頻率下工作很容易發(fā)生錯(cuò)誤，因此需要強(qiáng)大的錯(cuò)誤覆蓋機(jī)制，使其從硬件上確保RapidIO能夠準(zhǔn)確地檢測(cè)到錯(cuò)誤，并從中恢復(fù)。RapidIO發(fā)生的錯(cuò)誤大體上可分為三類：第一類是接收方收到錯(cuò)誤包；第二類是發(fā)生丟失事務(wù)錯(cuò)誤；第三類是接口發(fā)生致命故障。 RapidIO結(jié)合重傳協(xié)議和循環(huán)冗余校驗(yàn)碼提供了廣泛的錯(cuò)誤檢測(cè)和恢復(fù)技術(shù)，同時(shí)還使用控制字符和響應(yīng)定時(shí)器來(lái)減小系統(tǒng)中漏檢錯(cuò)誤的可能性。

2 基于串行RapidIO的無(wú)線通信基帶處理系統(tǒng)架構(gòu)方案
本文基于串行RapidIO所提出的無(wú)線通信基帶處理系統(tǒng)架構(gòu)方案如圖2所示。在該方案中，CPU完成控制信息的生成以及MAC數(shù)據(jù)的調(diào)度，F(xiàn)PGA和DSP完成基帶數(shù)據(jù)的處理。各芯片均使用串行RapidIO與SRIO SWITCH芯片相連。
對(duì)于上行基帶處理而言，天線數(shù)據(jù)通過(guò)CPRI從射頻板傳輸?shù)交鶐О迳?，?jīng)過(guò)CPRI與SRIO(串行RapidIO)的橋接器后由SRlO SWITCH交換到FPGA或DSP開(kāi)始處理。上行基帶處理通常需要在FPGA和DSP中進(jìn)行FFT、信道估計(jì)、解調(diào)、解重復(fù)、解交織、解擾、譯碼以及數(shù)據(jù)校驗(yàn)等處理。這些處理可以根據(jù)其在FPGA和DSP中實(shí)現(xiàn)的難易程度以及資源消耗率對(duì)實(shí)現(xiàn)器件進(jìn)行選擇。經(jīng)過(guò)校驗(yàn)后，上行數(shù)據(jù)再通過(guò) SRIOSWITCH被發(fā)往CPU進(jìn)行MAC層的處理，處理完成的數(shù)據(jù)最后通過(guò)CPU的GE接口進(jìn)入核心網(wǎng)。

對(duì)于下行處理而言，下行數(shù)據(jù)通過(guò)GE接口進(jìn)入CPU，CPU再將數(shù)據(jù)發(fā)往相應(yīng)的處理器件進(jìn)行處理。當(dāng)處理器件完成對(duì)下行數(shù)據(jù)的編碼、加擾、交織、IFFT等處理后，再通過(guò)CPRI與SRIO的橋接器發(fā)送到射頻板。

3 基于串行RapidIO的無(wú)線通信基帶處理系統(tǒng)架構(gòu)方案的優(yōu)點(diǎn)及測(cè)試驗(yàn)證
基于串行RapidIO的基帶處理系統(tǒng)架構(gòu)與傳統(tǒng)架構(gòu)相比，具有諸多優(yōu)點(diǎn)，本節(jié)將具體描述。同時(shí)，為了驗(yàn)證所述優(yōu)點(diǎn)以及系統(tǒng)架構(gòu)的正確性，對(duì)系統(tǒng)進(jìn)行了硬件實(shí)現(xiàn)，并在實(shí)現(xiàn)后的硬件上完成了相關(guān)的功能和流量測(cè)試。
3．1 優(yōu)點(diǎn)分析
(1)系統(tǒng)具有很強(qiáng)的靈活性和可擴(kuò)展性
靈活性和可擴(kuò)展性是該系統(tǒng)架構(gòu)最大的優(yōu)點(diǎn)。不同的通信協(xié)議，其需要實(shí)現(xiàn)的功能以及數(shù)據(jù)的處理流程往往是不一樣的。即使是同一種協(xié)議，也會(huì)因?yàn)閼?yīng)用場(chǎng)景的不同而存在不同的需求。這些差異化的設(shè)計(jì)如果能在同一個(gè)硬件架構(gòu)中實(shí)現(xiàn)，將會(huì)為設(shè)計(jì)者帶來(lái)巨大的便利。串行RapidIO是點(diǎn)對(duì)點(diǎn)的高速接口，圖2中各芯片可以通過(guò)SRIO SWITCH自由收發(fā)數(shù)據(jù)。同時(shí)，連接到SRIO SWITCH的處理器件個(gè)數(shù)可以在一定范圍內(nèi)自由地增減，因此該架構(gòu)可以實(shí)現(xiàn)不同的拓?fù)浣Y(jié)構(gòu)，以滿足不同的設(shè)計(jì)需要。
(2)任意兩個(gè)芯片間都可以進(jìn)行數(shù)據(jù)的高速低延時(shí)傳輸
串行RapidIO協(xié)議1．3擁有兩種傳輸模式和三種傳輸速率。兩種傳輸模式分別為1x和4x，即發(fā)送和接收分別各有1對(duì)或4對(duì)差分線。差分線又有三種傳輸速率可供選擇，分別是：1．25Gb／s，2．5 Gb／s，3．125 Gb／s 。因此，芯片間的采用4x模式(1x模式)進(jìn)行信號(hào)傳遞的最大流量可以達(dá)到12．5 Gb／s(3．125 Gb／s)。除去串行傳輸中的8 B／10 B編碼開(kāi)銷(xiāo)、協(xié)議包開(kāi)銷(xiāo)以及控制符號(hào)開(kāi)銷(xiāo)后，有效載荷流量可以達(dá)到9 Gb／s(2．3 Gb／s)左右。9 Gb／s的流量可以輕松地滿足現(xiàn)代通信系統(tǒng)的需要。
(3)支持?jǐn)?shù)據(jù)的分布式處理
隨著第三代無(wú)線標(biāo)準(zhǔn)的發(fā)展演進(jìn)所帶來(lái)的更高的用戶數(shù)據(jù)率，基帶處理系統(tǒng)對(duì)數(shù)據(jù)處理性能的要求也在持續(xù)增加。為了解決芯片處理能力不能滿足系統(tǒng)發(fā)展需要的矛盾，在該架構(gòu)中引入了分布式處理技術(shù)。由于RapidIO支持組播功能，數(shù)據(jù)可以通過(guò)圖2中的CPRI與SRIO的橋接器或某個(gè)FPGA以組播的方式同時(shí)向多個(gè)DSP傳送數(shù)據(jù)，每個(gè)DSP會(huì)根據(jù)自身的控制信息對(duì)數(shù)據(jù)進(jìn)行不同的處理，完成處理后的各DSP會(huì)將數(shù)據(jù)發(fā)往同一個(gè)FPGA進(jìn)行合并，從而完成對(duì)數(shù)據(jù)的分布式處理。
(4)上下行處理合并在同一個(gè)板上
將上下行處理合并在同一個(gè)板上是該架構(gòu)的又一大特點(diǎn)。上下行的合并有利于對(duì)資源的充分利用，同時(shí)也可以根據(jù)場(chǎng)景的不同靈活地分配上下行資源，充分地體現(xiàn)了高性能、低消耗的特點(diǎn)，使其具有很強(qiáng)的現(xiàn)實(shí)意義。
(5)具有高穩(wěn)定性和易于布局布線的特點(diǎn)