高速同步數(shù)據(jù)采集平臺(tái)的實(shí)現(xiàn)

2．2 傳感器數(shù)據(jù)采集器
傳感器數(shù)據(jù)采集器的主要功能是接收合并器的同步時(shí)鐘信號(hào)，并利用AD對(duì)傳感器信號(hào)進(jìn)行采集，按自定協(xié)議將數(shù)據(jù)通過(guò)光纖上傳至合并器。主要的指標(biāo)如下：采樣頻率為每秒12800次(12．8kHz)；每終端需要同時(shí)采集8路傳感器信號(hào)，每信號(hào)不低于16位。
采用TMS320F2812的串口來(lái)實(shí)現(xiàn)同步信號(hào)的接收與采集。8路同步采集用8個(gè)16位AD來(lái)實(shí)現(xiàn)。
與合并器的數(shù)據(jù)通訊同樣要考慮光纖模塊，考慮保證AD轉(zhuǎn)換16位的精度，所以選擇ADS8342。在以上硬件的基礎(chǔ)上，系統(tǒng)利用軟件完成對(duì)傳感器的高速數(shù)據(jù)采集。

3 系統(tǒng)軟件部分說(shuō)明
整個(gè)系統(tǒng)的軟件組成主要在三個(gè)不同設(shè)備上實(shí)現(xiàn)，一是基于工業(yè)計(jì)算機(jī)板卡的wince上的中心數(shù)據(jù)處理控制程序，主要實(shí)現(xiàn)對(duì)采集后的數(shù)據(jù)的處理運(yùn)算，并下發(fā)控制指令，二是基于XINLINX的FPGA平臺(tái)的數(shù)據(jù)匯總程序與指令下發(fā)程序，三是基于DSP 2812的數(shù)據(jù)采集終端部分的數(shù)據(jù)采集、上傳、指令接收等程序。
3．1 數(shù)據(jù)合并器同步與數(shù)據(jù)采集程序
數(shù)據(jù)合并器是對(duì)采集器進(jìn)行下行通訊管理的通道，主要負(fù)責(zé)產(chǎn)生同步信號(hào)的，收集串口數(shù)據(jù)上傳等功能。其中下行信息主要有同步采集時(shí)鐘信號(hào)、時(shí)間校準(zhǔn)信息、控制信息，以及參數(shù)信息。其中以同步采集時(shí)鐘最為關(guān)鍵，主要是要給采集器一個(gè)統(tǒng)一的采集節(jié)拍。
對(duì)于上行數(shù)據(jù)而言，采用FIFO原理，將所有的串口緩存進(jìn)行緩沖，并形成一個(gè)按協(xié)議要求的數(shù)據(jù)包，從而實(shí)現(xiàn)數(shù)據(jù)的統(tǒng)一上傳。FIFO原理從硬件的角度來(lái)看，是一塊有兩個(gè)端口的數(shù)據(jù)內(nèi)存，一個(gè)端口用來(lái)寫(xiě)入數(shù)據(jù)；另一個(gè)用來(lái)讀出數(shù)據(jù)。與FIFO操作相關(guān)的有兩個(gè)指針，寫(xiě)指針指向要寫(xiě)的內(nèi)存部分，讀指針指向要讀的內(nèi)存部分。FIFO控制器通過(guò)外部的讀寫(xiě)信號(hào)控制這兩個(gè)指針移動(dòng)，并由此產(chǎn)生FIFO空信號(hào)或滿信號(hào)。數(shù)據(jù)是由某一個(gè)時(shí)鐘域的控制信號(hào)寫(xiě)入FIFO，而由另一個(gè)時(shí)鐘域的控制信號(hào)將數(shù)據(jù)讀出FIFO。