應(yīng)用于無(wú)線傳感器網(wǎng)絡(luò)2. 4 GHz的低噪聲放大器設(shè)計(jì)

　　這樣, 為了使功率和噪聲同時(shí)匹配, 令Zin =Z ′ op t*= 50Ω,得到：

　　式( 9)中有4個(gè)方程, 5個(gè)未知數(shù),則可以限定任何一個(gè)參數(shù),再優(yōu)化其它參數(shù)。所以,在功耗( Id )限定的情況下, 仍然可以進(jìn)行功率噪聲匹配。引入Cex后,通過(guò)調(diào)整Cex ,首先可以使最佳噪聲源阻抗Z ′op t實(shí)部為50Ω。

　　再選擇Ls ,使電路滿足Re [ Z′in ] = Re [ Z ′op t ] =50Ω。根據(jù)式(8) 、式(9)可以推出：

　　式(10)指出,選取的Ls 的電感值在引入Cex后亦可以比沒(méi)有連接Cex時(shí)有所降低。Ls 為源極負(fù)反饋電感,由于電感中的寄生電阻影響以及該電感本身的負(fù)反饋性質(zhì),低感值的電感可以做到更好的噪聲系數(shù)。

　　最后,調(diào)整片外電感Lg ,使諧振頻率為ω0 (設(shè)計(jì)要求ω0 為2. 43 GHz) ,ω0 表示為：

　　由于Cadence工具的局限性,仿真S參數(shù)時(shí)無(wú)法顯示Sop t曲線,噪聲匹配很難做到最優(yōu)。在實(shí)際設(shè)計(jì)過(guò)程中,當(dāng)共源管M1、M2 寬長(zhǎng)比以及其偏置電路都已經(jīng)確定時(shí),可以通過(guò)掃描Cex參數(shù),比較最小噪聲系數(shù)NFmin ,選取其最佳值。當(dāng)最小噪聲系數(shù)NFmin確定后,再通過(guò)進(jìn)一步調(diào)整Cex ,盡量滿足功率匹配。在此過(guò)程中,必須同時(shí)關(guān)注噪聲系數(shù)NF和最小噪聲系數(shù)NFmin的變化,最后通過(guò)比較,選擇折中的優(yōu)化結(jié)果,確定恰當(dāng)?shù)腃ex和Ls、Lg 值。

　　1. 3　輸出匹配

　　電路輸出端通過(guò)漏極電感并聯(lián)、串聯(lián)電容的結(jié)構(gòu)實(shí)現(xiàn)阻抗匹配。漏極電感的選取對(duì)低噪聲放大器的性能有較大影響。電感值的大小直接影響放大器的增益。較大感值的電感可以增加LC并聯(lián)諧振電路的等效阻抗,從而帶來(lái)更高的電壓增益。但是大電感的自諧振頻率較低,而射頻電路要求的工作頻率卻很高。同時(shí),大電感也會(huì)占用更大的芯片面積,引入較大的噪聲。而且,當(dāng)電感值過(guò)大使放大器輸出阻抗實(shí)部超過(guò)50Ω時(shí),必需通過(guò)在輸出端并聯(lián)電感或增加源極跟隨器等緩沖電路的方法才能將輸出阻抗匹配到50Ω。如果直接并聯(lián)電感,則會(huì)使輸出端直流短路,要解決這個(gè)問(wèn)題,則必須串聯(lián)一個(gè)大電容后再將此電感并入電路,對(duì)于整體設(shè)計(jì)來(lái)說(shuō),引入了更多的無(wú)源元件,一方面大大影響了電路性能,另一方面也占用了更多面積。而增加一級(jí)緩沖電路,則會(huì)增加放大器的額外功耗。對(duì)于無(wú)線傳感器網(wǎng)絡(luò)節(jié)點(diǎn)中的模塊,這兩種方法都不可行。因此,具體設(shè)計(jì)時(shí),需選取恰當(dāng)?shù)碾姼?既能保證應(yīng)有的增益,又可以使輸出阻抗實(shí)部在50Ω附近。

　　由于該電路結(jié)構(gòu)具有較高的隔離度,輸出端阻抗的調(diào)整對(duì)輸入端影響不大,可以在輸出端單獨(dú)進(jìn)行匹配。具體設(shè)計(jì)過(guò)程中,可以首先在輸出端只連接漏極電感Ld ,通過(guò)仿真其S22參數(shù),仿真其對(duì)應(yīng)頻率2. 43GHz下的輸出阻抗。然后對(duì)照Smith圓圖,先并聯(lián)電容將輸出阻抗實(shí)部調(diào)整到50Ω,再通過(guò)串聯(lián)電容,將輸出阻抗虛部調(diào)整到0。這樣,最后可以將輸出阻抗匹配到50Ω,實(shí)現(xiàn)輸出端功率匹配。

　　2　低噪聲放大器的版圖及后仿真結(jié)果

　　本次設(shè)計(jì)的低噪聲放大器版圖如圖3所示,芯片面積約為: 735μm ×780μm。因?yàn)殡娐窞閷?duì)稱結(jié)構(gòu),所以在版圖的繪制上也需注意對(duì)稱性,這樣有利于提高電路性能。芯片左側(cè)為SGS焊盤(pán),用來(lái)接入差分輸入信號(hào)。芯片右側(cè)為SGS焊盤(pán),用來(lái)接差分輸出信號(hào)。芯片上下端各為三針直流焊盤(pán),用來(lái)提供增益控制信號(hào)Vc1、Vc2 ,對(duì)稱的電源Vdd以及對(duì)稱的地Gnd。在焊盤(pán)組間空隙處,增加了電源Vdd到地Gnd的濾波電容組濾除電源Vdd上的紋波,旁路外界干擾,這種結(jié)構(gòu)可以在最大利用版圖面積的同時(shí)進(jìn)一步提高了電路性能。

圖3　低噪聲放大器版圖

　　在Cadence Spectre仿真環(huán)境下對(duì)電路的S 參數(shù),噪聲系數(shù)NF以及穩(wěn)定性系數(shù)KF進(jìn)行了后仿真,后仿真在TT工藝角,溫度為27 ℃情況下進(jìn)行。