電子產(chǎn)品面板控制芯片的后端設(shè)計(jì)

本課題所設(shè)計(jì)的電子產(chǎn)品面板控制芯片能夠自動(dòng)完成刷新，是一種帶鍵盤(pán)掃描接口的LED驅(qū)動(dòng)控制專(zhuān)用電路。內(nèi)部集成有MCU輸入輸出控制數(shù)字接口、數(shù)據(jù)鎖存器、LED驅(qū)動(dòng)、鍵盤(pán)掃描、輝度調(diào)節(jié)等電路，因此它可以減少編程量以及CPU使用率。自帶的灰度調(diào)節(jié)提高動(dòng)態(tài)LED數(shù)碼管的顯示效果。主要應(yīng)用于各種音視頻終端產(chǎn)品，具有廣泛的應(yīng)用前景。因此根據(jù)實(shí)際需要，研究自主的、具有價(jià)格競(jìng)爭(zhēng)優(yōu)勢(shì)、可靠性高、性能好同時(shí)擁有自主知識(shí)產(chǎn)權(quán)的電子產(chǎn)品面板控制芯片具有實(shí)際意義。

1 版圖設(shè)計(jì)流程
電子產(chǎn)品面板控制芯片采用華虹NEC0．35μmCZ6H 1P3AL工藝進(jìn)行設(shè)計(jì)，設(shè)計(jì)的目標(biāo)在滿(mǎn)足功能的前提下，盡量減少芯片面積降低成本。在前端綜合生成網(wǎng)表之后，接下來(lái)的任務(wù)就是把網(wǎng)表轉(zhuǎn)變成版圖。本項(xiàng)目的設(shè)計(jì)要求：工作頻率12 MHz，芯片尺寸(包括Pad)要盡可能小、功耗不超過(guò)3 mW，根據(jù)項(xiàng)目要求選擇ASIC設(shè)計(jì)常用的后端布局布線工具SOC Encounter進(jìn)行版圖設(shè)計(jì)。由于該芯片驅(qū)動(dòng)數(shù)字電視機(jī)頂盒中的LED需要80 mA灌電流，而CZ6H工藝中提供的標(biāo)準(zhǔn)IO PAD達(dá)不到要求，需要自行設(shè)計(jì)。另外要求芯片的工作時(shí)鐘由內(nèi)部產(chǎn)生，因此需要自行設(shè)計(jì)50 MHz的振蕩器，經(jīng)過(guò)4分頻作為工作頻率。將這兩個(gè)自行設(shè)計(jì)模塊采用Cadence公司Abstract Generator工具轉(zhuǎn)變成硬宏單元后開(kāi)始進(jìn)行版圖設(shè)計(jì)。基于SoC Encounter的電子產(chǎn)品面板控制芯片設(shè)計(jì)流程，如圖1所示。

2 版圖設(shè)計(jì)
根據(jù)版圖設(shè)計(jì)流程對(duì)電子產(chǎn)品面板控制芯片進(jìn)行版圖設(shè)計(jì)，并針對(duì)設(shè)計(jì)中出現(xiàn)的問(wèn)題提出具體解決辦法。
2．1 設(shè)計(jì)輸入
設(shè)計(jì)輸入是版圖設(shè)計(jì)前的準(zhǔn)備工作，需要輸入下列4種文件：由前端綜合生成的網(wǎng)表文件、時(shí)序約束文件、硬宏單元相關(guān)文件和由芯片制造廠家提供華虹NEC 0．35 μm CZ6H 1P3AL工藝庫(kù)相關(guān)文件。
工藝庫(kù)中含有工藝數(shù)據(jù)、自動(dòng)布局布線用的庫(kù)單元物理信息及其時(shí)序信息(定義了標(biāo)準(zhǔn)單元和輸入輸出單元的時(shí)延信息用于靜態(tài)時(shí)序分析)等。標(biāo)準(zhǔn)單元工藝庫(kù)由華虹NEC提供，但對(duì)于所提供的CZ6H_IO_3AL．lef文件，電源VDD PAD(HQIV5A1B)和GNDPAD(QIC0A00)無(wú)法與Core中的電源網(wǎng)絡(luò)相連，因此需要修改lef文件：在HQIV5A1B中PIN VDD的定義中加入一行Class Core，在QIG0A00中PIN GND的定義中也加入一行Class Core即可實(shí)現(xiàn)連接。
另外利用版圖設(shè)計(jì)工具Virtuoso Layout Editor畫(huà)的振蕩器和大驅(qū)動(dòng)電流IO PAD版圖，需要采用Abstract Generator工具將版圖轉(zhuǎn)變成SoC Encounter所需的LEF文件和時(shí)序信息文件。但對(duì)于振蕩器會(huì)出現(xiàn)電源／地?zé)o法與Core中的電源網(wǎng)絡(luò)相連，因此需要手動(dòng)修改lef文件：在PIN VDD的定義中加入一行Use Power，在PIN GND的定義中加入一行Use Ground即可實(shí)現(xiàn)連接。
由DC綜合工具生成網(wǎng)表用的SoC Encounter工具進(jìn)行版圖設(shè)計(jì)時(shí)，需在該網(wǎng)表中加入電源／地PAD單元和為不同側(cè)PAD電源環(huán)提供電源網(wǎng)絡(luò)連接的PADComer單元等。另外，在DC綜合后將導(dǎo)出1個(gè)時(shí)間約束文件，該文件用于SoC Encounter 工具約束布局布線階段的時(shí)序信息。
2．2 平面規(guī)劃
平面規(guī)劃是對(duì)電子產(chǎn)品面板控制芯片的結(jié)構(gòu)做出整體規(guī)劃，包括定義Core面積、設(shè)置Row結(jié)構(gòu)、擺放端口Pad位置、在Core中放置振蕩器和設(shè)計(jì)電源網(wǎng)絡(luò)等。
本設(shè)計(jì)為PAD限制，而且對(duì)芯片封裝時(shí)引腳的排列順序是固定，另外自行設(shè)計(jì)具有80 mA灌電流的I／O PAD和標(biāo)準(zhǔn)I／O PAD寬度不同，因此要對(duì)PAD的擺放進(jìn)行認(rèn)真研究，以達(dá)到芯片的面積最小。本設(shè)計(jì)采用編寫(xiě)I／O分配文件，提供偏移量(Offset)直接指定所有I／O PAD的精確位置，實(shí)現(xiàn)PAD間以及Comers與鄰近PAD間都是緊密相連，中間不插入任何PAD Filler單元，從而達(dá)到芯片面積最小。
在以往的電源網(wǎng)絡(luò)設(shè)計(jì)中，由于沒(méi)有合適的方法，通常是根據(jù)經(jīng)驗(yàn)進(jìn)行，而且對(duì)電源網(wǎng)絡(luò)的分析和驗(yàn)證，通常放在版圖設(shè)計(jì)完成之后，這樣帶來(lái)的問(wèn)題是假如電源網(wǎng)絡(luò)設(shè)計(jì)不能滿(mǎn)足要求，就會(huì)導(dǎo)致版圖設(shè)計(jì)的不斷反復(fù)，延長(zhǎng)芯片的設(shè)計(jì)周期，推遲芯片上市時(shí)間。因此，本芯片電源網(wǎng)絡(luò)設(shè)計(jì)采用剛開(kāi)始時(shí)在不考慮電路的時(shí)序收斂等條件下快速的完成版圖設(shè)計(jì)流程，進(jìn)行功耗分析得到芯片Core功耗為2．873 4 mW，然后根據(jù)芯片Core功耗來(lái)設(shè)計(jì)電源網(wǎng)絡(luò)。由于本設(shè)計(jì)為PAD限制，經(jīng)計(jì)算并留出較大的余量將電源環(huán)的寬度設(shè)為15 μm，中間放置一條寬度為10 μm水平電源條。
將振蕩器移到Core內(nèi)部將其位置固定并給它加電源環(huán)后，在進(jìn)行電源網(wǎng)絡(luò)連接時(shí)會(huì)出現(xiàn)如圖2所示打上“×”的錯(cuò)誤標(biāo)記，對(duì)這種問(wèn)題的解決辦法是執(zhí)行addHaloToBlock命令，用Ruler去測(cè)量振蕩器到4邊的外圍的距離進(jìn)行設(shè)置即可解決該問(wèn)題。