電子產(chǎn)品面板控制芯片的后端設(shè)計(jì)
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2．7 驗(yàn)證
對執(zhí)行可制造設(shè)計(jì)后的版圖進(jìn)行連線驗(yàn)證和時(shí)序驗(yàn)證。連線驗(yàn)證包括：線是否連上(Verify Connectivity)、網(wǎng)格是否正確(Verify Geometry)、金屬密度是否達(dá)到20％等等，運(yùn)行后可以檢查報(bào)告文件，發(fā)現(xiàn)金屬填充后存在的線與線間距的違規(guī)，需要手工進(jìn)行調(diào)整。
時(shí)序驗(yàn)證產(chǎn)生報(bào)告來檢查建立時(shí)間、保持時(shí)間、最大電容和最大過渡時(shí)間是否滿足要求，本設(shè)計(jì)滿足要求。
2．8 功耗、電壓降和電遷移分析
對設(shè)計(jì)好的版圖進(jìn)行功率、電壓降和電遷移分析結(jié)果如圖4所示，從中可知使電源／地PAD數(shù)量、電源環(huán)、電源條的設(shè)計(jì)符合功耗、電壓降、電遷移要求。本文引用地址：http://butianyuan.cn/article/162410.htm
2．9 輸出
版圖設(shè)計(jì)完成后，要從版圖中提取進(jìn)行后端驗(yàn)證所需的信息，如用于形式驗(yàn)證、物理驗(yàn)證、靜態(tài)時(shí)序分析和后仿真的Verilog網(wǎng)表文件，用于物理驗(yàn)證工具進(jìn)行。DRC，LVS和LPE的經(jīng)過各單元GDS文件Merge后輸出的GDS文件。將產(chǎn)生的GDS文件導(dǎo)入Virtuoso Layout Editor工具加入Cover單元并在相應(yīng)的位置打上Labe1標(biāo)號(hào)，最終電子產(chǎn)品面板控制芯片的版圖，如圖5所示。
3 結(jié)束語
對SoC Encounter輸出的版圖和網(wǎng)表，用Formality工具進(jìn)行形式驗(yàn)證，用Star-RCXT工具提取寄生參數(shù)后用PrimeTime工具進(jìn)行靜態(tài)時(shí)序分析，用物理驗(yàn)證工具Calibre進(jìn)行DRC和LVS，采用Modesim進(jìn)行流片之前的后仿真，本設(shè)計(jì)通過上述的所有驗(yàn)證，成功試制小規(guī)模樣片，利用搭建的測試臺(tái)對樣片進(jìn)行驗(yàn)證證明達(dá)到了設(shè)計(jì)的要求。
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