CADENCE與中芯提供90納米低功耗解決方案

　　Cadence 設(shè)計系統(tǒng)公司與中芯國際集成電路制造有限公司宣布，兩家公司已經(jīng)聯(lián)合開發(fā)出低功耗數(shù)字設(shè)計參考流程，支持SMIC先進的90納米工藝技術(shù)。該設(shè)計參考流程包含對Cadence® Encounter®時序系統(tǒng)的支持，以滿足設(shè)計師為計算機、消費電子、網(wǎng)絡(luò)及無線產(chǎn)品市場開發(fā)集成電路越來越高的需求。 　  


　　該設(shè)計參考流程結(jié)合了Cadence Encounter數(shù)字IC設(shè)計平臺和Cadence可制造性設(shè)計(DFM）技術(shù)，攻克了低功耗、復(fù)雜的層次設(shè)計、時序及信號集成（SI）簽收等納米設(shè)計的挑戰(zhàn)。該設(shè)計參考流程使用SMIC的90納米工藝技術(shù)進行開發(fā)，通過了樣品設(shè)計驗證。Cadence作為最早與SMIC合作的電子設(shè)計自動化公司之一，與SMIC一起推出了90納米Encounter低功耗系統(tǒng)級芯片設(shè)計參考流程。Cadence的新技術(shù)如Encounter時序系統(tǒng)已結(jié)合到該流程中，用于靜態(tài)時序分析（STA）簽收。 　  

　　這套“SMIC-Cadence設(shè)計參考流程”是一套完整的Encounter低功耗系統(tǒng)級芯片設(shè)計參考流程，其重點在于90納米系統(tǒng)級芯片（SoC）的高效能源利用。它對功耗問題的優(yōu)化貫穿了所有必要的設(shè)計步驟，包括邏輯綜合、模擬、測試設(shè)計、等價性檢驗、芯片虛擬原型、物理實現(xiàn)和完成簽收分析。Encounter低功耗流程是業(yè)界首個為現(xiàn)代系統(tǒng)級芯片節(jié)能需求而設(shè)計的完整的低功耗解決方案之一。設(shè)計、實現(xiàn)和驗證技術(shù)完整結(jié)合，讓設(shè)計師的工作效率大大提升。該設(shè)計參考流程采用了Cadence Encounter以連線為首要考量的連續(xù)收斂方法，讓設(shè)計師可以迅速得到可行的網(wǎng)表和虛擬原型，在設(shè)計周期的初期就可以分析及優(yōu)化功耗、時序、SI和布線。 　  

　　此外，該流程為設(shè)計師提供了一個全面的平臺，強調(diào)快速、精確與自動時序、功耗與SI收斂，提高了Encounter的低功耗性能。它解決了層次模塊分割、物理時序優(yōu)化、3-D RC提取、電壓降、泄漏和動態(tài)功耗優(yōu)化、信號干擾故障和延遲分析等問題。該流程讓設(shè)計師可以用系統(tǒng)性的、可預(yù)測的方式進行設(shè)計和優(yōu)化，得到最高質(zhì)量的芯片。 

　　SMIC-Cadence低功耗數(shù)字設(shè)計參考流程是創(chuàng)造次130納米的節(jié)能系統(tǒng)級芯片的起點。該流程融合了Cadence的多種獨創(chuàng)技術(shù)，包括優(yōu)化功耗的設(shè)計流程、Encounter時序系統(tǒng)、Encounter RTL編譯器全局優(yōu)化、Encounter低功耗系統(tǒng)級芯片參考設(shè)計流程、Cadence提取技術(shù)、搭配PowerMeter功能的VoltageStorm® 功耗分析以及CeltIC® 納米延時計算器（NDC），使用高度精確的有效電流源延時模型（ECSM），降低了低功耗消費應(yīng)用電子產(chǎn)品的擴產(chǎn)時間。 

　　  可用性 

　　SMIC與Cadence低功耗數(shù)字設(shè)計參考流程套件將提供給SMIC客戶。SMIC客戶通過聯(lián)系SMIC設(shè)計服務(wù)部索取該設(shè)計參考流程，聯(lián)系方式為：design_services@smics.com.更多詳情可參考（數(shù)據(jù)表插入鍵連）。