LVDS技術在數(shù)字視頻傳輸系統(tǒng)中的應用
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ROUT[O：17]：解碼器輸出的18位并行LVTTL信號；
RCLK：解碼器輸出時鐘，當解碼器正常工作時，該時鐘與輸入的解碼時鐘REFCLK同頻率；
LOCK：解碼器工作狀態(tài)指示信號，當解碼器工作不正常時，該信號為高電平，通過檢測該信號可以測出系統(tǒng)傳輸?shù)恼`碼率；
LINE_LE、LOCAL_LE：回饋信號，可以用于器件工作狀態(tài)檢測，實際應用中置低電平；
AVDD：模擬供電電源，3．3V供電；AGND：模擬地；
DVDD：數(shù)字供電電源，3．3V供電；DGND：數(shù)字地；PVDD：鎖相環(huán)供電電源，3．3V供電；PGND：鎖相環(huán)地。
1．2．2 緩沖器和均衡器
雖然LVDS串行／解串器可以驅動連接電纜，但電纜的長度受到一定的限制，一般不超過幾米。由于本系統(tǒng)需要長距離傳送數(shù)據(jù)，因此為了解決長距離傳送的設計問題，考慮在發(fā)送單元和接收單元的高速串行數(shù)字信號進行預加重和均衡。預加重功能不但可為高頻電纜的損耗提供補償，而且也可加強電纜及背板的數(shù)據(jù)傳送能力，使系統(tǒng)可以支持更長距離的傳送。均衡器的功能是對信道損失進行補償并濾除噪聲，使電纜傳來的串行數(shù)字信號可以重新恢復其原有強度。本文引用地址：http://butianyuan.cn/article/166594.htm
采用單通道LVDS緩沖器DS25BRl20和DS25BRll0，即使傳輸速度高達3．125Gb／s，仍可確保信號完整無缺。DS25BRl20和DS25BRllO的結構簡圖如圖4和圖5所示，其中DS25BRl20具有四級傳輸預加重功能，可通過設置PE0、PEl選擇不同的預加重等級；DS25BRll0具有四級接收均衡功能，可通過設置EQ0、EQl選擇不同的均衡等級。這兩款器件均內置有100Ω的輸入輸出終端匹配電阻，因此可直接與串行／解串器DS92LVl8輸出和輸入端相連，不必考慮外接匹配電阻的問題，減少了外圍器件的數(shù)量，簡化了PCB布線。
2 數(shù)字視頻傳輸系統(tǒng)的實現(xiàn)
在本系統(tǒng)中，傳輸?shù)臄?shù)字圖像分辨率為512x256x10 bit，編碼時鐘和解碼時鐘均選用40 MHz。在設計過程中，發(fā)送單元和接收單元均為4層板，從頂層到底層分為LVDS信號層、地層、電源層、TTL信號層，采用屏蔽雙絞線電纜相連。LVDS信號不僅是差分信號，也是高速數(shù)字信號，因此在進行含有LVDS信號的PCB設計時，如何實現(xiàn)阻抗匹配，以防止信號在傳輸線終端產(chǎn)生反射是非常重要的。否則，由差分阻抗的不匹配產(chǎn)生的反射不僅會減弱信號，還會增加共模噪聲，從而產(chǎn)生電磁輻射。因此布線時應注意：1)LVDS緩沖器DS25BRl20和均衡器DS25BRllO應盡可能地靠近DS92LV18輸出和輸入端；2)差分線對的長度相互匹配，差分線對內兩條線之間的距離應盡可能短且兩條差分線之間的距離應盡可能保持一致，以避免差分阻抗的不連續(xù)性：3)LVDS信號走線應盡量短而直，需拐彎時應走圓弧或45°折線，并盡量減少過孔。4)使用分布式的多個電容來旁路LVDS設備，表貼電容盡可能靠近電源／地層引腳放置。對于DS92LVl8，若PVDD(鎖相環(huán)供電電源)與AVDD、DVDD沒有隔離使用同一個電源時，則應貼近每一個PVDD引腳旁放一π型(CRC或CLC)濾波器進行濾波。
經(jīng)過實驗，該數(shù)字視頻傳輸系統(tǒng)在數(shù)據(jù)傳輸時解串出的數(shù)據(jù)無誤碼，解串出的時鐘和行場等同步信號與原信號相比有極小的相位延遲，恢復的圖像清晰無干擾，實現(xiàn)了視頻圖像的實時傳輸，滿足工程應用要求。如果接收板解串的圖像需要進行后續(xù)的圖像處理，則建議在接收板的解串器后增加一片F(xiàn)PGA，將解串的并行信號接入FPGA在時序上進行處理如進行相位對齊等，則效果會更好。
3 結論
隨著高分辨率、遠距離數(shù)字視頻傳輸?shù)男枨蠹眲≡黾樱琇VDS技術以其高速傳輸能力、低噪聲干擾、集成能力強、低成本、低功耗等特點，必將具有廣闊的應用前景。文中設計的基于LVDS技術的視頻傳輸系統(tǒng)，實現(xiàn)了數(shù)字視頻的實時遠距離傳輸，方案通用性和可擴展性強，可應用到更高幀頻和分辨率的視頻傳輸系統(tǒng)，也可應用到多路視頻傳輸系統(tǒng)，滿足數(shù)字視頻傳輸?shù)墓こ虘靡蟆?/p>
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