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高清視頻CMOS電流舵數(shù)/模轉(zhuǎn)換器的設(shè)計(jì)

作者: 時(shí)間:2009-07-03 來源:網(wǎng)絡(luò) 收藏

根據(jù)圖6所示梯度誤差與對(duì)稱誤差的對(duì)比,在單位源矩陣中采用層次式對(duì)稱開關(guān)序列的布局,很好地減少了誤差。
3.2 減少毛刺的電路
在基本的源單元,輸出信號(hào)將是比較穩(wěn)定的。在這個(gè)源由開關(guān)電路輸出信號(hào)控制,但輸出信號(hào)不是足夠的準(zhǔn)確。因此,為了補(bǔ)償這個(gè)缺點(diǎn),同時(shí)改進(jìn)電路的SNR,需要使用減少毛刺電路,如圖7所示。

5 實(shí)驗(yàn)結(jié)果
該文的DAC基于O.25 μm 技術(shù),8位高速DAC適用于使用,并且使用TG晶體管和電路級(jí)數(shù)的數(shù)量可以明顯減少,同時(shí)使用TG結(jié)構(gòu)也可使電路延遲時(shí)間有效地減少,且毛刺也被大大減少。結(jié)果顯示:這個(gè)可以達(dá)到1.5 GHz采樣率和21 mW低功耗。

具體參數(shù)指標(biāo)如表2所示。

6 結(jié) 語
本文提出基于新型傳輸門(TG)結(jié)構(gòu)組成的電流源單元矩陣、譯碼邏輯電路和一種適用于使用的高速8位電流舵數(shù)/模(CS- DAC)。應(yīng)用電流源單元矩陣結(jié)構(gòu)和傳輸門結(jié)構(gòu)的譯碼電路能有效減少毛刺等干擾信號(hào);采用TG結(jié)構(gòu)設(shè)計(jì)的電路,可使晶體管數(shù)量和電路的延時(shí)顯著減少;基于 0.25μm技術(shù)的DAC電路設(shè)計(jì),功耗僅為21 mW,采樣率達(dá)到1.5 GHz。仿真結(jié)果表明,電路的積分線性誤差(INL)范圍為-2~+2 LSB,微分線性誤差(DNL)為-1~+4 LSB。

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