時鐘分配芯片在調(diào)整并行數(shù)據(jù)采集中的作用

3 系統(tǒng)實(shí)現(xiàn)及時鐘芯片配置

如上所述，利用M片ADC芯片理論上可以把采樣率提高到單片ADC的M倍。那么利用4片采樣率為250 Msps的ADC芯片AD9481，可以把采樣率提高到1 Msps水平。其中時鐘芯片的配置是設(shè)計(jì)的重要環(huán)節(jié)。

AD9510是有美國模擬半導(dǎo)體公司推出的一款精確時鐘分配芯片。它具有2路1.6 GHz的差分時鐘輸入、8路時鐘輸出以及片上PLL核。其中，包括4路獨(dú)立的1.2 GHz LVPECL時鐘輸出。另外4路獨(dú)立的時鐘輸出可設(shè)置成LVDS或CMOS：設(shè)置成LVDS輸出時，頻率可以達(dá)到800 MHz;設(shè)置成CMOS輸出時，頻率可以達(dá)到250 MHz。同時，該款芯片還能通過SPI串行編程來控制輸出時鐘間的相位延遲，且抖動和相位噪聲極低。

AD9510時鐘芯片的配置如圖5所示。其中，1、2引腳為PLL時鐘參考輸人。16腳內(nèi)部接30 kΩ的下拉電阻，可以通過編程實(shí)現(xiàn)復(fù)位、同步和下拉。如果該腳懸空，默認(rèn)作復(fù)位用，所以通常接1 kΩ電阻接地。18～21腳為與MCU的串行通信口。通過串行方式，可以對芯片進(jìn)行設(shè)置。其中，通過49H到57H中奇數(shù)寄存器的配置，可以實(shí)現(xiàn)對每個通道相位的控制。每個分頻通道有4位的相位偏移控制和1位起始控制。在同步脈沖來臨后，相位延時字決定分頻輸出等待多少個輸入時鐘周期。相位延時的起始位決定輸出是從低電平開始，還是從高電平開始。這樣，通過對不同輸出通道參數(shù)的控制，可以很容易實(shí)現(xiàn)通道間相位的90°偏移。4通道各90°相位偏移如圖6所示。

將每個通道的輸出設(shè)置為4分頻和50%占空比。把通道1設(shè)置為低電平起始，0輸入時鐘延時;把輸出通道2設(shè)置為低電平起始，1個輸入時鐘延時;把輸出通道3設(shè)置為低電平起始，2個輸入時鐘延時;把輸出通道4設(shè)置為低電平起始，3個輸入時鐘延時。這樣就實(shí)現(xiàn)了圖6中相位相差90°的4通道輸出。通過時鐘芯片配置產(chǎn)生相差90°的采樣時鐘提供給4片采樣芯片AD9481，可以使總的采樣率達(dá)到1 Gsps的水平。

結(jié) 語

本文通過對時鐘分配芯片AD9510的正確配置，采用ADC芯片AD9481實(shí)現(xiàn)了4個通道90°相位偏移的高速時鐘輸出，從而大大提高了系統(tǒng)采集速度。

需要注意的是，多片ADC并行采樣的方式勢必引入通道適配誤差，在后續(xù)的處理上必須引起足夠的重視。