DS314xx時(shí)鐘同步IC升級(jí)工作于1Hz輸入時(shí)鐘

　　DPLL設(shè)置

　　為了滿足ITU-T G.813 SEC、ITU-T G.8262 EEC或Telcordia GR-1244 stratum 3時(shí)鐘同步要求，必須對(duì)DPLL進(jìn)行以下設(shè)置：

　　DPLLCR6.AUTOBW=0

　　DPLLCR6.LIMINT=1 （復(fù)位默認(rèn)值）

　　DPLLCR1.UFSW=1

　　DPLLCR4.LBW=00111 （將帶寬設(shè)置為0.06Hz或更低）

　　DPLLCR6.PBOEN=1 （復(fù)位默認(rèn)值）

　　DPLLCR5.FLEN=0

　　此外，建議進(jìn)行如下設(shè)置：

　　HRDLIM[15:0]=421Eh，DPLL頻率限制為±9.5ppm

　　DPLLCR5.FLLOL=1 （復(fù)位默認(rèn)值），達(dá)到HARDLIM時(shí)導(dǎo)致DPLL失鎖

　　DPLLCR2.HOMODE=10，MINIHO=10，指定使用5.8min保持平均

　　DS314xx_1Hz.mfg初始化腳本對(duì)DS314xx IC的DPLL1進(jìn)行配置，滿足上述必要設(shè)置和推薦配置。

　　鎖定至1Hz輸入時(shí)鐘時(shí)重新定義寄存器字段

　　PHASE字段

　　DPLL鎖定至1Hz輸入時(shí)鐘時(shí)，PHASE字段被重新定義，單位為納秒，分辨率為1ns。DPLL鎖定至kHz或MHz量級(jí)的輸入時(shí)鐘時(shí)，PHASE寄存器說(shuō)明請(qǐng)參考數(shù)據(jù)資料。

　　FINELIM和COARSELIM字段

　　DPLL鎖定至1Hz輸入時(shí)鐘時(shí)，F(xiàn)INELIM字段沒(méi)有任何意義，必須將其忽略。COARSELIM字段規(guī)定DPLL的相位限制。此外，COARSELIM被重新定義，所以DPLL的相位門(mén)限為2COARSELIM × 32ns。一旦PHASE字段的數(shù)值超過(guò)該相位門(mén)限，PLL1SR或PLL2SR中的PALARM狀態(tài)置位。DPLL狀態(tài)機(jī)則立即轉(zhuǎn)換至失鎖狀態(tài)。DPLL鎖定至kHz或MHz輸入時(shí)鐘時(shí)，F(xiàn)INELIM和COARSELIM字段說(shuō)明請(qǐng)參考數(shù)據(jù)資料。

　　1Hz信號(hào)的外部監(jiān)測(cè)要求

　　外部監(jiān)測(cè)

　　DS314xx輸入時(shí)鐘監(jiān)測(cè)邏輯不能監(jiān)測(cè)1Hz輸入時(shí)鐘。此外，DS314xx DPLL不能因?yàn)槿鄙儆行У?Hz輸入時(shí)鐘（即沒(méi)有時(shí)鐘沿）或頻偏而失效。如果需要監(jiān)測(cè)1Hz輸入時(shí)鐘的有效信號(hào)和/或頻率，則必須在DS314xx器件外部增加監(jiān)測(cè)功能。

　　對(duì)于來(lái)自系統(tǒng)或子系統(tǒng)（GPS接收機(jī)或IEEE 1588等從設(shè)備）的1Hz信號(hào)，系統(tǒng)可能已經(jīng)對(duì)1Hz信號(hào)源進(jìn)行了必要監(jiān)測(cè)。這種情況下，系統(tǒng)軟件可從信號(hào)源接收時(shí)鐘的狀態(tài)信息，并且利用相應(yīng)的VALCR位控制1Hz時(shí)鐘的有效工作或禁止。

　　如果系統(tǒng)沒(méi)有對(duì)1Hz信號(hào)源進(jìn)行必要監(jiān)測(cè)，則可在FPGA邏輯電路中構(gòu)建監(jiān)測(cè)電路。將來(lái)自DS314xx的高速時(shí)鐘信號(hào)（例如50MHz或100MHz）連接至FPGA。FPGA內(nèi)部邏輯電路可在每個(gè)1Hz時(shí)鐘周期內(nèi)對(duì)高速時(shí)鐘信號(hào)進(jìn)行計(jì)數(shù)。如果使用100MHz時(shí)鐘信號(hào)時(shí)，以這種方式測(cè)量頻率時(shí)，分辨率可以達(dá)到0.01ppm。如果發(fā)現(xiàn)測(cè)得的頻率過(guò)高或過(guò)低，F(xiàn)PGA的監(jiān)測(cè)邏輯電路可以指示頻率超出技術(shù)指標(biāo)。隨后，系統(tǒng)軟件即可利用DS314xx器件中的VALCR位禁止1Hz時(shí)鐘操作。

　　工作在1Hz時(shí)鐘時(shí)，如果將VALCR位清零，DPLL將自動(dòng)鎖定到下一優(yōu)先級(jí)的有效輸入時(shí)鐘；如果沒(méi)有其它時(shí)鐘，則可切換到保持狀態(tài)。其它輸入可以是1Hz或更高頻率的任意時(shí)鐘。

　　1Hz輸入時(shí)鐘無(wú)效時(shí)，DS314xx DPLL的工作狀況

　　DPLL鎖定到一個(gè)停止翻轉(zhuǎn)（例如電纜斷開(kāi)）的1Hz輸入時(shí)鐘時(shí)，DPLL不能快速識(shí)別時(shí)鐘沒(méi)有翻轉(zhuǎn)。這是因?yàn)樾盘?hào)出現(xiàn)時(shí)，DPLL每秒只能接收到一個(gè)相位更新。DPLL在數(shù)秒內(nèi)才能退出鎖存狀態(tài)，并且可能在Prelocked/Prelocked2、鎖存、失鎖狀態(tài)之間切換狀態(tài)，不會(huì)進(jìn)入保持狀態(tài)。

　　當(dāng)DPLL退出鎖存狀態(tài)（如果使能，會(huì)在DS314xx INTREQ引腳產(chǎn)生中斷請(qǐng)求），系統(tǒng)軟件應(yīng)該有所反應(yīng)，判斷1Hz信號(hào)故障，然后清除VALCR位。此時(shí)，允許DPLL切換到下一個(gè)有效輸入，或在沒(méi)有其它輸入時(shí)鐘的情況下進(jìn)入保持狀態(tài)。