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DS314xx時鐘同步IC升級工作于1Hz輸入時鐘

作者: 時間:2011-08-24 來源:網絡 收藏

  如果系統(tǒng)軟件沒有禁止失效的,DPLL在信號恢復時仍然嘗試鎖存到信號,DPLL鎖存將非常緩慢。特別是,DPLL頻率可能在最終鎖定到1Hz之前,一直移動在HRDLIM字段設定的正、負門限。該鎖定過程可能花費數十或數百秒。如果系統(tǒng)軟件檢測到DPLL頻率偏離標稱值過多,可通過清零然后再置位的VALCR位進行干預。從而允許DPLL使用其相位擴充程序在數秒內鎖定。

  進入、退出保持狀態(tài)所需要的額外步驟

  配置在1Hz時, DPLL只有從時鐘模塊接收到“新選定的參考時鐘”信號時,才能退出保持狀態(tài)。為確保從1Hz時鐘產生該信號,系統(tǒng)軟件必須能夠執(zhí)行以下操作:

  無效的1Hz輸入時鐘必須標記為無效。通過清除相應的VALCR位或將輸入時鐘的優(yōu)先級設置為0實現。

  有效的1Hz輸入時鐘必須標記為有效。通過置位相應的VALCR位或將輸入時鐘的優(yōu)先級設置為非零值實現。

  如果將DPLL強制為保持狀態(tài),系統(tǒng)軟件必須利用DPLLCR2.STATE字段執(zhí)行額外的幾個步驟。當STATE字段返回到自動狀態(tài)轉換時,如果輸入時鐘保持有效,則不產生“新選定的參考時鐘”信號,DPLL不會退出保持狀態(tài)。為了避免這種現象,系統(tǒng)軟件應將DPLL STATE字段切回到自動狀態(tài),然后執(zhí)行以下步驟:

  如果DPLLCR1.REVERT=0,則將其置1。

  清除然后再置位最高優(yōu)先級、有效輸入時鐘對應的VALCR位。

  將REVERT位恢復到其原始值。

  以上步驟使輸入時鐘模塊產生“新選定的參考時鐘”信號,它允許DPLL退出保持狀態(tài)并鎖定至最高優(yōu)先級的有效輸入時鐘。

  增大ppm調整以滿足Stratum 3標準所需的軟件支持

  對于頻率≤ 0.06Hz,每秒鐘只有一次相位更新時,鎖定在1Hz輸入時鐘的 DPLL的頻率變化非常緩慢。例如,在鎖存狀態(tài)下,改變9.2ppm的頻率可能需要10分鐘以上的時間。為了滿足stratum 3標準,系統(tǒng)需要在100s內鎖定至新的輸入時鐘。如果輸入時鐘的頻率與DPLL的當前頻率相差高達9.2ppm,如果DPLL采用常規(guī)的鎖存機制,顯然不能滿足100s的要求。

  幸運的是,系統(tǒng)軟件可利用以下步驟大大加速這一過程:

  從DS31400外部的時鐘監(jiān)測器獲得新的1Hz輸入時鐘的頻率。

 ?。ㄈ绻盘柊l(fā)生頻率躍變,這也可能是當前1Hz時鐘信號的新頻率。)

  計算新頻率與FREQ寄存器字段讀取的當前DPLL頻率之差。

  將DPLL當前頻率寫入手動保持頻率字段HOFREQ。

  將DPLLCR2.HOMODE和MINHO設置為01,將DPLL配置為手動保持。

  通過設置DPLLCR2.STATE=010,強制DPLL進入保持狀態(tài)。

  調整HOFREQ字段的手動保持頻率,將其更改到新的頻率。為達到GR-1244 stratum 3標準要求,變化率應小于2.9ppm/s。

  通過設置DPLLCR2.STATE=000,允許DPLL進行自動狀態(tài)轉換。

  清除然后置位相應的VALCR位,允許DPLL退出保持狀態(tài)。

  將DPLLCR2.HOMODE和MINHO設置為10。

  DPLL將快速鎖定至1Hz輸入時鐘。

  輸出、輸入之間的相位差不為零

  DS314xx DPLL開始跟蹤1Hz輸入時鐘時,它將輸入時鐘的當前相位設置為其相位目標,該目標相位通常為0°。DPLL鎖定時,DPLL的PHASE寄存器字段中的零值或接近于零的數值表示DPLL已經鎖定到選定的目標相位。該DPLL的輸出時鐘信號與DPLL的目標相位對齊,因此與1Hz輸入時鐘之間存在一個固定的相位關系,通常是一個不為零的數值。

  對于要求輸出必須與1Hz輸入同相的應用,或者輸出與輸入相位必須存在受系統(tǒng)控制的相位關系時,Maxim提供的DS31408和DS31415兩款器件能夠滿足這一需求,這些器件包含另外一個稱為時間引擎的模塊。該時間引擎使得器件能夠鎖定至1Hz輸入時鐘,并產生相位精確的輸出時鐘。

  總結

  Maxim的DS314xx時鐘可以進行現場,使其鎖定至1Hz (1PPS)輸入時鐘信號。利用外部1Hz信號監(jiān)測電路,并借助本文介紹的系統(tǒng)軟件提供少量支持,即可將DS314xx器件構建成符合標準的時鐘系統(tǒng),能夠在1Hz和更高頻率的任意輸入時鐘。


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