解析基于開關電源驅動的高速ADC設計方案

實驗 5

將一個8Ω功率電阻連接到5V電源，類比如現(xiàn)場可程式設計閘陣列(FPGA)等額外負載。TPS5420必須提供更高的輸出電流，并更努力地驅動其內部開關，因而產生更大的輸出突波。通過重復進行‘實驗2’、‘實驗3’和‘實驗4’可以測試這種配置。

測量結果

我們利用輸入訊號頻率掃描對比了5個實驗。先使用135MSPS裱速率然后使用80MSPS裱速率對叁個ADS5483EVM實施了這種實驗，均沒有觀察到巨大的性能差異。

在使用135MSPS裱速率情況下，SNR和SFDR的頻率掃描如圖5所示。

圖5;10到130MHz輸入頻率掃描。

在10到130MHz輸入頻率下SNR的最大變化約為0.1dB。SFDR結果也非常接近;在某些輸入頻率(例如：80MHz)下，可以觀測到下降1至2dB。

5個實驗的FFT曲線圖對比(請參見圖6)顯示雜訊底限或突波振幅沒有出現(xiàn)較大的增加。使用LDO清除開關雜訊使得輸出頻譜看起來幾乎與乾凈5V實驗室電源完全一樣。

圖6：500kHz偏置突波65k點FFT圖。

去除LDO以后，我們觀測到從交換式穩(wěn)壓器產生了兩個突波，其具有一個來自10MHz輸入音調的約500kHz頻率偏置。RC緩n器電路降低這些突波振幅約3dB，從約-108dBc降到了約-111dBc。這一值低于ADS5483的平均突波振幅，其顯示ADS5483可在不犧牲SNR或SFDR性能的情況下直接由一個交換式穩(wěn)壓器來驅動。

RC緩沖器

降壓穩(wěn)壓器輸出能夠以相當高的開關速度對非常大的電壓實施開關作業(yè)。本文中，將TPS5420的輸入電壓軌設定為10V，我們可在輸出端觀測到許多過n和振鈴，如圖7a所示。為了吸收一些電源電路電抗能量，我們將RC緩n電路添加到了TPS5420的輸出(請參見圖7b)。該電路提供了一個高頻接地通路，其對過n起到了一些阻滯作用。圖7a顯示RC緩n器降低過n約50%，并且?guī)缀跬耆苏疋?。我選用了R=2.2Ω和C=470pF的元件值。穩(wěn)壓器的開關頻率圍可以為500kHz到約6MHz，具體取決于u造廠商，因此可能需要我們對R和C值進行調節(jié)。這種解決方案的代價是帶來一些額外的分流電阻AC功耗(管電阻非常小)，其降低穩(wěn)壓器總功效不足1%。

圖7：TPS5420交換式穩(wěn)壓器。

我們將10MHz輸入訊號標駛FFT圖繪u出來，以對比‘實驗1’到‘實驗4’(請參見圖8)。

圖8：‘實驗1’到‘實驗4’的標FFT圖。

TPS5420的突波在約500kHz偏置時清晰可見。緩n器降低突波振幅約3dB，而低雜訊LDO則完全消除了突波。需要注意的是，RC緩n器(無LDO)的突波振幅約為-112dBc，遠低于ADS5483平均突波振幅，因此SFDR性能并未降低。

在‘實驗 5‘中，我們將一個8Ω功率電阻添加到5-VVDDA電壓軌，旨在模擬電源的重負載。標駛FFT圖(請參見圖9)并未顯示出很多不同。

圖9：添加 8Ω負載的標駛FFT圖。

去除RC緩n器以后，突波增加約4.5dB;其仍然遠低于平均突波振幅。