解析基于開(kāi)關(guān)電源驅(qū)動(dòng)的高速ADC設(shè)計(jì)方案

采用CMOS技術(shù)的ADC

當(dāng)關(guān)注如何在保持較佳的SNR和SFDR性能的同時(shí)也盡可能地降低功耗時(shí)，我們一般利用CMOS技術(shù)來(lái)開(kāi)發(fā)高速資料轉(zhuǎn)換器。但是，CMOS轉(zhuǎn)換器的PSRR一般并不如BiCOM ADC的好。ADS6148產(chǎn)品說(shuō)明書(shū)列出了25dB的PSRR，而在類(lèi)比輸入電源軌上ADS5483的PSRR則為60dB。

ADS6148EVM使用一種板上電源，其由一個(gè)交換式穩(wěn)壓器(TPS5420)和一個(gè)低雜訊、5V輸出LDO(TPS79501)組成，后面是一些3.3V和1.8V電源軌的低雜訊LDO(請(qǐng)參見(jiàn)圖10)。與使用ADS5483EVM的5個(gè)實(shí)驗(yàn)類(lèi)似，我們使用ADS6148EVM進(jìn)行了下面另外5個(gè)實(shí)驗(yàn)，其注意力只集中在3.3VVDDA電壓軌的雜訊上面。1.8VDVDD電壓軌外置TPS5420實(shí)驗(yàn)顯示對(duì)SNR和SFDR性能沒(méi)有什么大的影響。

圖10：使用ADS6148EVM的5個(gè)實(shí)驗(yàn)電源結(jié)構(gòu)。

實(shí)驗(yàn)6

將一個(gè)5V實(shí)驗(yàn)室電源連接到兩個(gè)低雜訊LDO(一個(gè)使用3.3V輸出，另一個(gè)使用1.8V輸出)的輸入。LDO并未對(duì)實(shí)驗(yàn)室電源帶來(lái)任何有影響的雜訊。

實(shí)驗(yàn)7

將一個(gè)10V實(shí)驗(yàn)室電源連接到TPS5420降壓穩(wěn)壓器，其與一個(gè)5.3V輸出連接，像‘實(shí)驗(yàn)2’連接ADS5483一樣。TPS79501產(chǎn)生了一個(gè)過(guò)濾后的5.0V電壓軌，對(duì)于3.3V輸出和1.8V輸出LDO提供輸入，如圖10所示。

實(shí)驗(yàn)8

所有3.3VVDDA電壓軌LDO均被加以旁路。TPS5420配置為一個(gè)3.3V輸出，該輸出直接連接到3.3VVDDA電壓軌。TPS79601產(chǎn)生1.8VDVDD電壓軌，并透過(guò)一個(gè)外部5V實(shí)驗(yàn)室電源供電。

實(shí)驗(yàn)9

該實(shí)驗(yàn)配置方法與‘實(shí)驗(yàn)8’相同，但去除了TPS5420輸出的RC緩n器電路。

實(shí)驗(yàn)10

一個(gè)4Ω功率電阻連接到TPS5420的3.3V輸出。這樣做可大幅增加TPS5420的輸出電流，因而類(lèi)比一個(gè)附加負(fù)載。另外，像‘實(shí)驗(yàn)5’的ADS5483一樣，它帶來(lái)了更高的開(kāi)關(guān)突波和更多的振鈴。

圖11顯示了‘實(shí)驗(yàn)7’、‘實(shí)驗(yàn)8’和‘實(shí)驗(yàn)9’產(chǎn)生的一些3.3VVDDA 輸出波形。有或無(wú)LDO的峰值電壓振幅存在一些差異，但RC緩n器可降低60%的峰值雜訊。

圖11：鐵氧體磁珠后測(cè)得3.3VVDDA 電壓軌實(shí)驗(yàn)示波器截圖對(duì)比。

測(cè)量結(jié)果

利用輸入訊號(hào)頻率掃描，透過(guò)比較‘實(shí)驗(yàn)6’到‘實(shí)驗(yàn)10’，我們可以研究ADS6148對(duì)電源雜訊的感應(yīng)性。先使用135MSPS然后使用210MSPS的裱速率(fs)對(duì)叁個(gè)ADS6148EVM進(jìn)行數(shù)次實(shí)驗(yàn)。我們并未探測(cè)到較大的性能差異。

使用135MSPS裱速率，SNR和SFDR的頻率掃描如圖12所示。高達(dá)300MHz輸入頻率下SNR的最大變化為0.1到0.2dB。但是，一旦移除了RC緩n器電路，雜訊便極大增加，因而降低SNR約0.5到1dB。